基于FPGA的VerilogHDL数字钟设计-.docx

基于FPGA的Verilog HDL数字钟设计 专业班级 姓 名 学 号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术?——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法；? 4.掌握分模块分层次的设计方法；? 5.用Verilog完成一个多功能数字钟设计;? 6.学会FPGA的仿真。 二、实验要求 功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 计时时间范围 00:00:00－23:59:59 可实现校正时间功能； 可通过实现时钟复位功能：00:00:00 扩展功能： 定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接 手动输入校时； 手动输入定时闹钟； 万年历； 其他扩展功能； 设计步骤与要求： 计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一