vhdl实验指导内容资料.ppt

实验安排;实验内容(实验成绩占总成绩的30%); 原理图输入设计方法;1位全加器设计向导;为设计全加器 新建一个文 件夹作工作库;步骤2：输入设计项目和存盘;元件输入对话框;将所需元件全部调入原理图编辑窗;连接好原理图并存盘;步骤3：将设计项目设置成工程文件(PROJECT);注意，此路径指 向当前的工程！;步骤4：选择目标器件并编译;对工程文件进行编译、综合和适配等操作;消去Quartus适配操作;完成编译！;步骤5：时序仿真;(2) 输入信号节点。;列出并选择需要观察的信号节点;图4-9 列出并选择需要观察的信号节点;(4) 设定仿真时间。;(5) 加上输入信号。;(7) 运行仿真器。;(8) 观察分析半加器仿真波形。;(9) 为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器.;(10) 包装元件入库。;;实验开发系统;实验开发系统的板面结构图 ;实验电路信号资源符号 ;结构图NO.0 -可用于设计频率计，周期计，计数器 ;结构图NO.1 -适用于作加法器、减法器、比较器或乘法器等 ;结构图NO.2 -可用于作VGA视频接口逻辑设计 ;结构图NO.3 -特点是有8个琴键式键控发生器，可用于设计 八音琴等电路系统。也可以产生时间长度可控的单次脉冲。 ;结构图NO.4 -适合于设计移位寄存器、环形计数器等 ;结构图NO.5 -此电路结构有较强