8259A芯片使用方法.docVIP

8259A的引线及内部结构 引脚信号 8259A引脚信号如下图所示： 8259A引脚图 D7～D0：双向、三态数据线，与系统数据总线相连。对8259A编程时，命令字由此写入；在第二个中断响应总线周期中，中断类型码由此传给CPU。 EQ \x\to(RD) ：读信号，输入，与系统控制总线 EQ \x\to(IOR) 相连。 EQ \x\to(RD) =0时，CPU对8259A进行读操作。 EQ \x\to(WR) ：写信号，输入，与系统控制总线 EQ \x\to(IOW) 相连。当 EQ \x\to(WR) =0时，CPU对8259A进行写操作。 A0：片内寄存器寻址信号，输入，用于对片内寄存器端口寻址。每片8259A有两个寄存器端口，A0=0时，选中偶地址端口，A0=1时，选中奇地址端口。在与8088系统相连时，可将该引脚与地址总线的A0连接；与8086系统连接时，可将该引脚与地址总线的A1连接。 EQ \x\to(CS) ：片选信号，输入。 EQ \x\to(CS) =0时，8259A被选中。在与8088系统相连时，系统地址信号A15~A1经译码器译码后为8259A产生片选信号。 EQ \x\to(SP) / EQ \x\to(EN) ：双功能双向信号。当8259A工作在缓冲模式时，它作为输出，用于控制缓冲器的传送方向。当数据从CPU送往8259A时， EQ \x\to(SP) / EQ \x\to(EN) 输出为高电平；当数据从8259A送往CPU时， EQ \x\to(SP) / EQ \x\to(EN) 输出为低电平。当8259A工作在非缓冲模式时，它作为输入，用于指定8259A是主片还是从片（级联方式）。 EQ \x\to(SP) / EQ \x\to(EN) =1的8259A为主片， EQ \x\to(SP) / EQ \x\to(EN) =0的8259A为从片。 INT：中断请求信号，输出，与CPU的中断请求信号线INT相连。在级联方式下，从片的INT与主片的IR7~IR0中的某一根连接在一起。 EQ \x\to(INTA) ：中断响应信号，输入，与CPU的中断响应信号线 EQ \x\to(INTA) 相连。 CAS2～CAS0：级联控制线，主片的CAS2～CAS0与从片的CAS2～CAS0对应相连。对于主片，CAS2～CAS0为输出信号；对于从片，CAS2～CAS0为输入信号。当从片发起的中断请求被响应时，主片通过CAS2～CAS0送出相应的编码给从片，告诉从片该中断请求被允许。 IR7～IR0：中断请求输入信号，由外设输入。上升沿（边沿触发方式）或高电平（电平触发方式）表示有中断请求到达。 VCC：＋5V电源输入信号。　　 GND：电源地 内部结构 8259A的内部结构如下图所示： 8259A的内部结构图 数据总线缓冲器 数据总线缓冲器为三态、双向、8位寄存器。数据线D7～D0与CPU系统数据总线连接，构成CPU与8259A之间信息传送的通道。 读/写控制逻辑 读/写控制逻辑用来接收来自系统总线的读/写控制信号和端口地址寻址信号，用于控制8259A内部寄存器的读/写操作。 级联缓冲/比较器 8259A既可以工作于单片方式，也可以工作于多片级联方式。级联缓冲/比较器提供多片8259A的管理和选择功能，其中一片为主片，其余为从片。 中断控制逻辑 中断控制逻辑按照编程设定的工作方式管理中断，负责向片内各部件发送控制信号，向CPU发送中断请求信号INT和接收CPU回送的中断响应信号 EQ\x\to(INTA) EQ \x\to(INTA) ，控制8259A进入中断管理状态。 中断请求寄存器（interrupt request register，IRR） IRR是一个8位（D0~D7）寄存器，它接受并锁存来自IR0～IR7的中断请求信号，也就是说它记录着当前的中断请求。D0～D7与中断请求信号IR0～IR7对应，当IRi（i＝0～7）上出现中断请求信号时，对应的Di置1。因为同一时刻可能有多个中断请求到达，因此IRR可能有多个位置1。第一个中断响应信号 EQ \x\to(INTA) 到达后（CPU在对8259A的中断请求INT进行响应时，会连续返回两个中断响应信号 EQ \x\to(INTA) ，产生两个中断响应总线周期），如果8259A决定使IRi得到响应，则会将对应的Di清除。 第一个中断响应脉冲 EQ \x\to(INTA) 到达后，IRR锁存功能失效，不接受IR0～IR7上的中断请求信号；直到第二个中断响应脉冲 EQ \x\to(INTA) 结束后，IRR锁存功能才得以恢复。 中断服务寄存器（interrupt service register，ISR） ISR是一个8位（IS0~IS7）寄