MAX10时钟和PLL用户指南-Intel.PDFVIP

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2019-04-03 发布于北京
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MAX 10 时钟和PLL 用户指南订阅 UG-M10CLKPLL 101 Innovation Drive 2015.11.02 San Jose, CA 95134 反馈内容 MAX 10 时钟和 PLL 概述1-1 时钟网络概述 1-1 内部振荡器概述1-1 PLL 概述 1-1 MAX 10 时钟和 PLL 体系结构及功能 2-1 时钟网络体系结构和特性 2-1 全局时钟网络 2-1 时钟管脚介绍 2-1 时钟资源2-2 全局时钟网络源2-2 全局时钟控制模块 2-4 全局时钟网络断电 2-6 时钟使能信号 2-6 内部振荡器体系结构和特性2-7 PLL 体系结构和特性 2-8 PLL 体系结构2-8 PLL 特性 2-9 PLL 位置 2-10 时钟管脚到 PLL 的连接2-12 PLL 计数器与 GCLK 的连接2-12 PLL 控制信号 2-13 时钟反馈模式2-14 PLL 外部时钟输出2-16 PLL 的 ADC 时钟输入2-18 扩频时钟2-18 PLL 可编程参数 2-18 时钟切换2-21 PLL 级联 2-24 PLL 重配置2-25 MAX 10 时钟和 PLL 设计考量3-1 时钟网络设计考量 3-1