EDA数字钟(Quartus II)实验报告.doc

XXXX学院 《数字钟》实验报告 题目： 数字钟实验 年级专业： 学生姓名： 班内序号： 指导老师： 实验时间： 年 月 日 EDA技术实验报告 学校： 科系： 指导老师： 班级： 姓名： 学号： 实验名称： 数字钟的设计与实践 日期： 实验材料： 装有Quartus II 软件的电脑,数字电路下载实验箱 摘要 数字钟是采用数字电路实现对时,分,秒。数字显示的计时装置,广泛用于个人家庭,车站, 码头办公室等公共场所,成为人们日常生活中不可少的必需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,运运超过老式钟表, 钟表的数字化给人们生产生活带来了极大的方便而且大大地扩展了钟表原先的报时功能。因此，研究数字钟及扩大其应用，有着非常现实的意义。数字钟的设计运用到数字电子中门电路、计数器、触发器、译码器等，在实验中用到74ls163等元器件构成了计数器，选用74ls48（共阳译码器）实现动态扫描。 关键字：计数器，数据选择器，译码器 设计目的 1. 进一步掌握各芯片的逻辑功能及使用方法。 2. 进一步掌握数字钟的设计方法和和计数器相互级联的方法。 3. 进一步掌握数字系统的设计和数字系统功能的测试方法。 4. 进一步掌握数字系统的制作和布线方法。 实验步骤： 学习Quartus II软件的使用（项目 ，原理图，波形图的创建；各类仿真及下载），尝试用不同的数字芯片初步设计10,24,60进制的计数器，仿真及调试 把先前做好的计数器创建模块，在掌握数字钟工作原理的基础上学习数字钟的设计 在充分明白设计数字钟所需芯片的功能及连接方法的基础上自行设计制作数字钟，完成后检查各部分连接情况，仿真测试，指定引脚，检查无误连接试验箱下载程序，等待完成，如果成功，要求说出各部分连接原理，不成功继续调试，检查错误…… 直至成功 在完成数字钟的设计之后，要求掌握数码管动态显示与静态显示的原理，三态门的功能。然后学习用四位一组动态显示数码管做数字钟（具体步骤与数字钟类似）。 巩固学习设计数字钟的成果，意识到先前的设计连线比较麻烦，在没有事先排序的情况下会出现线条紊乱的情况，导致下载不成功后出现难以查错的情况，学会用总线创建模块 实验内容： 74LS163同步四位二进制计数器（同步清零） ·用于快速计数的内部超前进位 ·用于n 位级联的进位输出 ·同步可编程序 ·有置数控制线 ·二极管箝位输入 ·直接清零 ·同步计数 原理：这种同步可预置四位二进计数器是由四个D 型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。对所有触发器同时加上时钟，使得当计数使能输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输入上升沿触发四个触发器。这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的（直接清零），不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。有了超前进位电路后，无须另加门，即可级联出n位同步应用的计数器。它是借助于两个计数使能输入和一个动态进位输出来实现的。两个计数使能输入（ENP 和ENT）计数时必须是高电平，且输入ENT必须正反馈，以便使能动态进位输出。因而被使能的动态进位输出将产生一个高电平输出脉冲，其宽度近似等于QA 输出高电平。此高电平溢出进位脉冲可用来使能其后的各个串联级。使能ENP 和ENT 输入的跳变不受时钟输入的影响。电路有全独立的时钟电路。改变工作模式的控制输入（使能ENP、ENT 或清零）纵使发生变化，直到时钟发生为止，都没有什么影响。计数器的功能（不管使能、不使能、置数或计数）完全由稳态建立时间和保持时间所要求的条件来决定。 74163,74161,74162状态图 本文来自: DZ3W.COM 原文网址： HYPERLINK /info/logicIC/0083289.html \o 电子网/info/logicIC/0083289.html 74163构成十进制计数器 74163可以用两种方法来改变计数周期，一种直接清零法是利用芯片的复位端CR的复位作用来改变计数周期的一种方法，第二种置数法是利用集成计数器的预置数