Verilog语言综合问题研究-Read.PDFVIP

第 5卷 　第 5期 ( ) 广州大学学报 自然科学版 Vol. 5　No. 5 　2006年 　10 月 　 ( ) Journal of Guangzhou U n iversity N atu ral Science Edition Oct. 　2006 文章编号 : 167 14229 (2006) V erilog语言综合问题研究 何清平 ,刘佐濂 ,江建钧 (广州大学 物理与电子工程学院 ,广东 广州 　510006) 摘 　要 : 综合问题是 FPGA 设计过程中的关键环节 ,综合的结果就是系统设计的硬件结构 ,决定了系统的性能. 文章通过 R TL 电路模型来分析代码风格对综合结果的影响 ,介绍了著名的 DC综合器的综合约束模型 ,为 FP GA 设计者提供最佳的综合设计策略. 关键词 : 综合 ; V erilog; FPGA ; R TL 中图分类号 : TN 402　　　文献标识码 : A 　　随着计算机技术和微电子技术的发展 , A SIC 定了系统设计中 V erilog代码编写策略和逻辑综合 (App lication Sp ecific In tegrated C ircu it,专用集成电 后获得的硬件架构 ,直接影响系统性能. 对系统时 ) ( ) 路 设计或 SoC System on a Ch ip ,单片系统 设计 钟设计而言 ,有同步设计与异步设计 ;而对工程实 成为电子电路设计的重要课题 [ 1 ] . 使用硬件描述 现而言 ,常采用的设计思想有 :层次化设计 、串行 ( ) ( 语言 V erilog 或 VHDL 在 FPGA F ield Programm a 设计 、并行设计和流水线设计. ) b le Gate A rray,现场可编程门阵列 器件上开发产 品或进行 A SIC 的原型设计与验证的 EDA ( E lec ) tron ic D e sign Au tom ation , 电子设计 自动化 技术可 有效降低产品上市风险 , 降低开发成本 ,缩短产品 上市周期 ,受到了电子工程师的青睐. 这种以硬件描述语言和综合技术为核心的 图 1　综合的原理 EDA 技术 , 综合 问题在设计中起着关键作用 [ 2 ] . F ig. 1　Synthe sis p rincip le ( 综合就是逻辑综合器根据约束条件把 V erilog 或 一个规范的 FPGA 设计尽可能使用 同步设 ) ( VHDL 描述的 R TL R egister Tran sfer L evel,寄存器