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5.1.2 使用XST综合设计 1. 综合设计My_cou 在3.1.3节中我们使用StateCAD设计了一个计数器，并且将StateCAD生成的VHDL代码加入工程。现在，使用ISE5.2内嵌的综合工具XST进行综合设计，并且从不同的角度了解综合后的电路结构。 5.1.2 使用XST综合设计 （1）打开工程StateCAD。 （2）单击鼠标选中My_cou模块，使其处于高亮状态。 （3）在Process For current Sources 中双击Synthesize图标，此时在Transcript(脚本窗口)中可以看到XST的综合流程和相关报告。 5.1.2 使用XST综合设计 （4）如果综合成功，Synthesize图标左边会出现 ，综合失败为 ，如果有某种警告则出现 。如果发现错误，综合无法通过。如果发现警告，设计者应该提高警惕。 2．查看综合报告 综合后，XST会提供综合报告。 3.查看RTL视图 ISE5.2比以前的版本增加了一些功能，其中非常有用的是在综合后，提供了查看RTL视图工具（Xilinx ECS）。此功能可以让设计者非常清楚的看到设计的寄存器级的原理图，从而使设计者能将HDL代码和实际电路有效的联系起来，更容易发现问题和解决问题，提高设计效率。 3.查看RTL视图 首先选中要查看RTL视图的文件My_cou，然后在Process For Current Sources中Synthesize图标的子菜单中单击View RTL Schematic图标可以启动Xilinx ECS工具。 * * FPGA系统设计与实践 使用XST综合设计 双击鼠标左键，显示综合报告 综合报告 从My_cou的综合报告中截取的报告 左边是HDL Synthesis报告，从报告可以知道综合My_cou模块用到了7个D触发器和一个加法器。其中输出dout0,dout1,dout2,dout3各占用一个D触发器，三个状态idle,cou,stop各占用一个D触发器。 左边是Device utilization summary报告，由报告可以知道，设计占用了9个切片（Slices）组织，使用了7个触发器、16个4输入可查找表结构（LUT），占用芯片6个IOB和一个全局时钟引脚（GCLK）。 双击 显示内部结构
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