FPGA设计基础基于uartusII的FPGA设计基本流程.pptVIP

西安邮电学院计算机系 基于Quartus II FPGA设计基本流程 西安邮电学院计算机系 启动QuartusⅡ软件后默认的界面主要由标题栏、菜单栏、工具栏、资源管理窗口、编译状态显示 窗口、信息显示窗口和工程工作区等部分组成。 标题栏：标题栏中显示当前工程的路径和工程名。 菜单栏：菜单栏主要由文件（File）、编辑（Edit）、视图（View）、工程（Project）、资源 （Assignments）、 操作（Processing）、工具（Tools）、窗口（Window）和帮助 （Help）等菜单组成。 工具栏：工具栏中包含了常用命令的快捷图标。 资源管理窗：资源管理窗口用于显示当前工程中所有相关的资源文件。 工程工作区：当QuartusⅡ实现不同的功能时，此区域将打开对应的操作窗口，显示不同的内容， 进行不同的操作，如器件设置、定时约束设置、编译报告等均显示在此窗口中。 编译状态显示窗口：此窗口主要显示模块综合、布局布线过程及时间。 信息显示窗口：该窗口主要显示模块综合、布局布线过程中的信息，如编译中出现的警告、错误 等，同时给出警告和错误的具体原因。 可通过创建工程向导创建一个的工程。 3.在图形编辑窗口中任一个位置双击鼠标，或点击图中的“符号工具”按钮，或选择 菜单Edit下的Insert Symbol命令，弹出下图所示的元件选择窗口： 综合（Synthesis）：综合过程完成对设计文件进行分析，生成门级网表文件。 在Quartus Ⅱ中完成设计的输入后选择【Processing】-【Start】-【Start Analysis Synthesis】可以启动综合过程。 综合过程的输入可以是设计源文件(.v/.vhd/.tdf/.bdf etc.)，也可以是第三方综合 工具的输出文件，如Synplify综合工具输出的综合结果.edf/.vqm文件。 综合后形成工程数据库文件，用于后续的布局布线流程。 门级是RTL级的更进一步，设计此时已转变以基本逻辑门单位的逻辑网表。 综合设计流程图的如图4.1所示： 使用【Assignments】菜单下的Settings 对话框，可以设置一般工程范围的选项以及综合、适配、仿真和时序分析选项。如： 修改工程设置：为工程和修订信息指定和查看当前顶层实体；从工程中添加和删除文件；指定自定义的用户库；为封装、引脚数量和速度等级指定器件选项；指定移植器件。 指定 EDA 工具设置: 为设计输入、综合、仿真、时序分析、物理综合以及相关工具选项指定 EDA 工具。 指定编译过程选项：智能编译选项，在编译过程中保留节点名称，运行Assembler，以及渐进式编译或综合，并且保存节点级的网表，导出版本兼容数据库，显示实体名称，使能或者禁止OpenCore? Plus 评估功能，还为生成早期时序估算提供选项。 指定时序分析设置：为工程设置默认频率，定义各时钟的设置，延时要求和路径排除选项以及时序分析报告选项。 指定PowerPlay Power Analyzer设置: 输入文件类型、输出文件类型和默认触发速率，以及结温、散热方案要求、器件特性等工作条件。 后续6.1.1，6.1.2以及第七章中的设置。 目前常用的仿真工具是Modelsim，QuartusⅡ软件可以在Settings窗口中设置仿真工具，并在设计过程中生成仿真所需的文件。 根据仿真逻辑意义的不同，仿真可分为三类： 1).RTL级仿真； 2).功能仿真； 3).时序仿真； RTL级仿真：也称作行为仿真，是对设计实体在寄存器传输层面上进行仿真，这种仿真可以在综合过程之前进行，因此不需要库的支持，仿真器只需要对源设计文件 进行分析编译即可建立仿真模型。 功能仿真：在编译进程对设计进行综合与适配后，通过Netlist Writer生成标准网表文件(.vo后缀) 以及标准延时文件(.sdo后缀)，功能仿真需要综合后的标准网标文件作为输入，同时需要库的支持，进行仿真，这种仿真没有考虑器件的延时和布线的延时，而是从逻辑功能上对设计进行验证。 时序仿真：与功能仿真相比，时序仿真加入了适配后的标准延时文件，对器件和布线的延时进行了模拟，因此是一种最接近实际情况的仿真。 仿真流程图如图8.1所示。 AS主动串行编程模式下载步骤： 选择QuartusⅡ主窗口Assignments菜Device命令，进入 Settings对话框的 Device页面进行设置，如图9.2所示。 选择QuartusⅡ主窗口的Tools菜单下的Programmer命令或点击图标 ，进入器件编