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1.setup和holdup时间区别.Answer:
建立时间:触发器在时钟沿来到前,其数据输入端的数据必须保持不变的时间保持时间:触发器在时钟沿来到后,其数据输入端的数据必须保持不变的时间2.多时域 HYPERLINK javascript.:; \t _self 设计中,如何处理信号跨时域Answer:?情况比较多,如果简单回答的话就是:跨时域的信号要经过同步器同步,防止亚稳态传播。例如:时钟域1中的一个信号,要送到时钟域2,那么在这个信号送到时钟域2之前,要先经过时钟域2的同步器同步后,才能进入时钟域2。这个同步器就是两级d触发器,其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号,可能不满足时钟域2中触发器的建立保持时间,而产生亚稳态,因为它们之间没有必然关系,是异步的。这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号,或地址。当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只变一位,相当于每次只有一个同步器在起作用,这样可以降低出错概率,象异步FIFO的设计中,比较读写地址的大小时,就是用这种方法。???? 如果两个时钟域之间传送大量的数据,可以用异步FIFO来解决问题。3.latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的??????? 区别不多说。为什么避免使用latch,因为设计中用latch会使设计后期的静态时序分析变的困难(必须用的地方当然另当别论)。??????? 行为级描述中latch产生的原因:多由于构造组合逻辑 HYPERLINK javascript.:; \t _self 电路时,使用if或case语句,没有把所有的条件给足,导致没有提到的条件,其输出未知。或者是每个条件分支中,没有给出所有输出的值,这就会产生latch。所以构造组合逻辑电路时,其always语句中的敏感信号必须包括所有的输入端,每个条件分支必须把所有的输出端的值都给出来。4.BLOCKING NONBLOCKING 赋值的区别Answer:?这个问题可参考的资料很多,讲的都很透彻,可以找一下。基本用法就是常说的“组合逻辑用BLOCKING, HYPERLINK javascript.:; \t _self 时序逻辑用NONBLOCKING”。5.MOORE 与 MEELEY状态机的特征
Answer:?6.IC设计中同步复位与 异步复位的区别Answer:?如果光说概念的话:同步复位在时钟沿采复位信号,完成复位动作。???? 异步复位不管时钟,只要复位信号满足条件,就完成复位动作。???? 象芯片的上电复位就是异步复位,因为这时时钟振荡器不一定起振了,可能还没有时钟脉冲。异步复位很容易受到复位端信号毛刺的影响,比如复位端信号由组合逻辑组成,那组合逻辑输出产生的冒险,就会使触发器错误的复位。7.实现N位Johnson Counter,N=8.用FSM实现101101的序列检测模块
9. 集成电路设计前端流程及工具。10. FPGA和ASIC的概念,他们的区别11.?LATCH和DFF的概念和区别
Answer:?LATC是H锁存器,DFF是触发器,其电路形式完全不同。
12. 用DFF实现二分频。
Answer: always @(posedge clk)????? if (reset) begin??????? sel = 1;??????? clk1 = 1;??????? clk2 = 1;????? end????? else begin?????? sel = ~sel;?????? if (sel)????????? clk1 = ~clk1;?????? else????????? clk2 = ~clk2;???? end13. 用VERILOG或VHDL写一段代码,实现消除一个glitch
Answer: glitch主要发生在组合逻辑电路输出,可以加double DFF输出稳定信号。14. 给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化简)15. 用VERILOG或VHDL写一段代码,实现10进制计数器。16. 给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径。17. A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制18. 负数与正数相乘的问题:?1010(-6)*0010(2)Answer:用补码相乘时应该进
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