第5章VHDL设计进阶.ppt

EDA技术实用教程 第5章 VHDL设计进阶 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 在进程中，可以允许同一信号有多个驱动源(赋值源)，即在同一进程中存在多个同名的信号被赋值，其结果只有最后的赋值语句被启动，并进行有效赋值操作。例如： 但在并行赋值语句中，不允许如上例所示的同一信号有多次出现的情况。此外由于并行语句中不允许对同一信号进行多次赋值(禁止多驱动源赋值)，因此不同进程中不允许同时存在对同一信号赋值的情况出现，因为结构体中的所有进程都是并行运行关系，在并行语句中对同一信号赋值表现在电路上就意味着“线与”。 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 信号行为特性的三个特点： (1)信号的赋值需要有一个δ延时，例如当执行到例5-3中的表达式A=D1时，D1向A的赋值是在一个δ延时后发生的，此时A并未得到更新，即A并未获得D1的值，只是刚刚启动了一个延时为δ的模拟定时器，只有在延时为δ后，A才能被更新，获得D1的赋值。 (2)一个进程中的赋值特点是，所有赋值语句，包括信号赋值和变量赋值，都必须在一个6延时内完成(变量在δ延时前即已完成赋值)，即一个进程的运行时间固定为一个6延时。一方面，在进程中的所有信号赋值语句在进程启动的一瞬间立即顺序启动各自的延时为δ的定时器，预备在定时结束后分别执行赋值操作；但另一方面，这种顺序启动的间隔几乎为O，而在顺序执行到END PROCESS语句时，δ延时才结束，因此这时在进程中的所有信号赋值操作几乎在同时完成赋值(即令赋值对象的值发生更新)，即在进程中的顺序赋值是以近乎并行的方式“同时”完成的，并且是在执行到ENEPROCESS语句时才发生。因此不难理解，执行赋值操作和完成赋值是两个不同的概念，对于类似于c的软件语言，执行或完成一条语句的赋值是没有区别的，但对丁VHDL的信号的赋值有很大的不同。“执行赋值”只是一个过程，它具有顺序的特征；而“完成赋值”是一种结果．它的发生具有VHDL最本质的并行的特征。 (3)当在进程中存在同一信号有多个赋值源(即对同一信号发生多次赋值)时，实际完成赋值，即赋值对象的值发生更新的信号是最接近END PROCESS语句的信号。 如上所述，由于进程中的顺序赋值部分没有时间的流逝，所以在顺序语句部分，无论有多少语句，都必须在到达ENDPROCESS语句时，δ延迟才能发生，VHDL仿真过程的模拟器时钟才能向前推进。 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.3 顺序语句归纳 5.3 顺序语句归纳 当进程中定义的任一敏感信号发生更新时（发生变化时），由顺序语句定义的行为就要重复执行一次。 当进程中最后一个语句执行完成后，执行过程将自动返回到进程的起始端，以等待下一次敏感信号的变化。 一个结构体中可以含有多个PROCESS结构，每一PROCESS结构对于其敏感信号参数表中定义的任一敏感参量的变化，可以在任何时刻被激活或者称为启动。 在一个结构体中，所有被激活的进程都是并行运行的，这就是为什么PROCESS结构本身是并行语句的道理。 PROCESS语句必须以语句“E