学号_姓名_3-8译码器实验报告材料.docVIP

实用文案 标准文档 电 子 科 技 大 学 实 验 报 告 学生姓名： 学 号： 指导教师：黄 敏 实验地点：主楼C2-514 实验时间：（1班） 一、实验室名称：虚拟仪器实验室 二、实验项目名称：3-8 译码器实验 三、实验学时：4学时 四、实验原理 开发板上共四个按键：SW3~SW6，其中SW3 为总开关；SW4、SW5、SW6 作为三个译码输入。本实验 3-8 译码器所有的接口如下。 input ext_clk_25m, //外部输入 25MHz 时钟信号 input ext_rst_n, //外部输入复位信号，低电平有效 input[3:0] switch, //4个拨码开关接口，ON -- 低电平；OFF -- 高电平。SW3 为总开关；SW4、SW5、SW6 的三个译码输入 output reg[7:0] led //8 个 LED 指示灯接口 3-8译码器真值表如下： SW3 SW6，SW5，SW4 复位 点亮 LED X X,X,X 0 全灭 OFF X,X,X 1 全灭 ON OFF,OFF,OFF 1 D2 点亮 ON OFF,OFF,ON 1 D3 点亮 ON OFF,ON,OFF 1 D4 点亮 ON OFF,ON,ON 1 D5 点亮 ON ON,OFF,OFF 1 D6 点亮 ON ON,OFF,ON 1 D7 点亮 ON ON,ON,OFF 1 D8 点亮 ON ON,ON,ON 1 D9 点亮 注：X 表示 ON 或 OFF，即任意状态。 五、实验目的 熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。并通过一个3-8译码器的设计把握利用EDA软件（Quartus II 13.1）进行HDL代码输入方式的电子线路设计与仿真的详细流程。 六、实验内容 利用HDL代码输入方式在Quartus II 13.1平台上实现一个3-8译码器设计，并进行仿真，然后生成配置文件下载到开发板上进行验证。 七、实验器材（设备、元器件） 1. 计算机（安装Quartus II 13.1 ModelSim13.1软件平台）； 2. Cyclone IV FPGA开发板一套（带Altera USB-Blaster下载器）。 八、实验步骤 新建工程，设置器件属性：在Quartus II 13.1平台中，新建一个工程（注意命名规范），在“Family”中选择“Cyclone IV E”系列，“Available device”中选择具体型号“EP4CE6E22C8”，设置好器件属性。在 EDA Tool Settings 页面中，可以设置工程各个开发环节中需要用到的第三方（Altera 公司以外）EDA 工具，我们只需要设置“Simulation”工具为“ModelSim-Altera”，Format 为“Verilog HDL”即可，其他工具不涉及，因此都默认为None。（详见实验指导书） Verilog源码文件创建与编辑：点击菜单栏的“File→New…”，然后弹出如图所示的新建文件窗口，在这里我们可以选择各种需要的设计文件格式。可以作为工程顶层设计文件的格式主要在Design Files 类别下，我们选择 Verilog HDL File（或者 VHDL File）并单击 OK完成文件创建。将新建的文件保存后通过菜单栏“Project→Add/Remove Files in Project”将刚刚创建的文件加入新建的工程中，点击“Add”加入后选择OK按钮。（详见实验指导书） Modelsim仿真验证：将工程编译，无误后，采用第三方EDA仿真工具Modelsim进行仿真。1）设置路径：点击Tools → Options…”，进入选项卡“General EDA Tool Options”，设置“Modelsim-Altera”后面的路径，即我们安装 Modelsim 时的路径；2）完成测试脚本创建与编辑；3）测试脚本关联设置；4）调用Modelsim进行功能仿真和时序仿真。（详见实验指导书） 管脚分配：根据文档“SF-CY4 FPGA学习板原理图 Ver2.0”对3-8译码器的进行引脚分配。（详见实验指导书） 综合、实现与配置文件产生综合。（详见实验指导书） FPGA在线下载配置：1）连接开发板并给开发板供电；2）开启 Programmer 界面；3）识别 USB-Blaster；4）执行在线下载操作。（详见实验指导书） 拨动开发板对应按钮，观察输出是否符合预期。 给开发板断电，清理器件，实验结束。 九、实验数据及结果分析 9.1 用Verilog HDL语言编写3-8译码器源码如下： module txt1( input e