高等计算机系统结构 (2).pptVIP

流水线的性能 通过更加复杂的流水线和动态调度开发隐形（implicit）指令级并行性 乱序执行执行，同时保证： 真数据相关(RAW) 精确中断 通过寄存器换名，消除WAR和WAW冒险 重排序缓冲器（Reorder buffer）保存尚未提交（committing）但已完成的结果，以支持精确中断 频繁出现的转移指令会产生控制冒险，从而限制性能的改进 指令流水线的总体结构 控制流导致的性能损失 MIPS的转移和跳转 深度指令流水线中的转移损失 降低转移损失 转移预测 静态转移预测 动态转移预测learning based on past behavior 转移预测位Branch Prediction Bits 转移历史表Branch History Table 开采转移的空间关联Yeh and Patt, 1992 两级转移预测器 BHT局限性 转移目标缓冲器（Branch Target Buffer） 地址冲突（Address Collisions） BTB仅对控制指令有效 Branch Target Buffer (BTB) 在译码前查询BTB 合并BTB和BHT 相对BHT而言，BTB的表项的实现成本更高，但是可以在流水线较早的时候就对取指流进行重定向，并能够加速间接转移(JR) BHT可以包含更多的表项，并更加准确 跳转寄存器(JR)的使用 切换状态 (jump to address of matching case) 动态过程调用 (jump to run-time function address) 子程序返回 (jump to return address) 子程序返回栈（Subroutine Return Stack） 专设一个小的结构来加速针对子程序返回的JR处理，通常比BTBs会更加准确. 错误预测的恢复 按序执行机器： 假设在转移解决之前，没有该转移之后发射的指令会回写结果（write-back） 将错误预测转移之后的所有指令都删除 支持精确中断的按序提交 流水线中的转移错误预测 Recovering ROB/Renaming Table 双向推测执行 “Data in ROB” Design(HP PA8000, Pentium Pro, Core2Duo) Unified Physical Register File(MIPS R10K, Alpha 21264, Pentium 4) 物理寄存器的生命期 物理寄存器的管理 物理寄存器的管理 物理寄存器的管理 物理寄存器的管理 物理寄存器的管理 物理寄存器的管理 物理寄存器的管理 物理寄存器的管理 Reorder Buffer HoldsActive Instruction Window … ld r1, (r3) add r3, r1, r2 sub r6, r7, r9 add r3, r3, r6 ld r6, (r1) add r6, r6, r3 st r6, (r1) ld r6, (r1) … 超标量处理器的寄存器重命名 超标量处理器的寄存器重命名 存储器相关 st r1, (r2) ld r3, (r4) 何时能够执行load指令? 按序存储队列（In-Order Memory Queue） 按程序序执行所有的load和store操作 = 在之前的所有存储和装入指令完成之前，Load和store指令不能离开ROB执行 希望对Load和Store指令进行推测执行，并与其他指令乱序执行 保守的Load乱序执行 st r1, (r2) ld r3, (r4)  将Store指令的执行分解为两个阶段：地址计算、数据写入 如果地址已知，并可以确认r4 != r2，就可以在Store之前执行load指令  每个load地址都需要与所有之前未确认的STORE之前的地址进行比较(可以使用部分保守比较，例如地址的低12位) 如有之前的任何STORE指令有地址尚不确定，就不能执行 load (MIPS R10K, 16 entry address queue) 地址推测（Address Speculation） 猜设 r4 != r2 在store地址未知情况先，执行load指令 需要按程序序保存所有完成但未提交的load/store地址 如果后续发现 r4==r2，碾压掉load及后续所有的指令 = 如果地址猜测不准确，损失可能会很大！ Memory Dependence Prediction(Alpha 21264) st r1, (r2) ld r3, (r4) Guess that r4 != r2 and execute load before store If later find