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任意进制计数器实验报告 　　用可编程逻辑器件实现任意进制计数器　　电气信息类　　一、实验目标：　　1.熟悉中规模集成计数器的逻辑功能；2.熟悉数码显示器的使用方法；　　3.掌握用中规模集成计数器构成任意进制计数器的方法；4.进一步熟悉QuartusII软件的使用；5.进一步熟悉并掌握DE2实验板的使用方法。　　二、实验方案：　　1.采用两片集成计数器74160构成24进制加法计数器，并用数码管显示计数的状态，要求有一个启动按钮。　　2.通过A、B、C、D四个按键，构成任意进制减法计数器，并用数码管显示计数的状态。　　三、实验步骤：　　1)24进制加法计数器1.分频器：DEII板上有两个内置的频率源，它们的振荡　　频率分别是50MHz与27MHz。但是这样的频率对于我们时序电路的应用而言，显然太高了。为此我们在内置频率源后应加一个分频器，以得到我们需要的比较适中的频率。分频器74LS292的功能表　　DE2上有内置的50MHz时钟CLOCK_50EDCBA=(11001)2=(25)10　　fQ?　　CLK150MHz　　??　　CLOCK_50分频后CLK≈　　2.计数器：两片74160，整体置数的方式，将电路的23状态译码产生LD’=0的信号，同时加在两片74160上，在第24个输入脉冲到达时，将0000同时置入两片74160中，从而得到24进制计数器。　　七段字符显示译码器：将74160中输出的QA、QB、QC、QD分别与译码器7446中的A、B、C、D相连。译码器八个输出OA-OG与DE2板上数码管的管脚相连。　　2)任意进制减法器1.分频器：步骤与中一样，令EDCBA=.用同步十进制加/减计数器74190，当U’/D=1时做减法计数。　　令A=A,B=B,C=C,D=D,将电路的译码产生LD’=0的信号，同时加在74190在第10个脉冲到达时，将DCBA置入74190从而得到N进制减法计数器。DCBA不同，N也不同。DCBA所对应的进制：　　DCBA=1000N=9；DCBA=0111N=8；DCBA=0110N=7；DCBA=0101N=6；DCBA=0100N=5；DCBA=0011N=4；DCBA=0010N=3；DCBA=0001N=2；DCBA=0000N=1　　四、时序仿真　　1）24进制加法计数器　　24进制加法计数器　　此仿真过程没有加入分频器，可以从图中看出24个状态为一个循环。此截图截了两个循环，存在竞争冒险，但是结果大致为24进制加法计数器。　　2）任意进制减法器，由于N太多，这里只给出N=8，N=5两个截图。　　DCBA=0111N=8结合7446功能表可以看出八个状态一个循环　　DCBA=0100　　N=5　　结合7446功能可以看出五个状态　　一个循环　　五、实验验证　　1）24进制加法计数器：将连接好　　的实验图下载到DE2板上。数码管从0，1，2一直变到23，然后做循环。2）任意进制减法器：将连接好的实验图下载到DE2板上，通过改变A，B，C，D的电平，数码管从8-0,7-0,6-0,5-0,4-0,3-0,2-0,1-0从而实现N进制减法器。　　六、实验心得：第二次做这种类型的实验，确实累积到一定的经验，会先在宿　　舍把实验原理图先画在quartusii上，可是即使如此，实验中也出现很多令人哭笑不得的问题，比如DE2板坏了，软件本身破解有问题等等让实验无法顺利进行。还有一点就是要特别注意的，quartusii上的芯片上的英语简写要弄懂，它和课本的不完全一样，不然很容易造成芯片接错的情况。总的来说，这次实验还是挺成功的。　　实验八设计任意进制计数器　　一、实验目的　　掌握中规模集成计数器的使用方法及功能测试方法。二、实验内容及要求　　采用复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。三、设计过程　　用M进制集成计数器可以构成N进制的计数器。通常用反馈清零法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时，其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计数容量进行设计。由于233为三位数，因此需用三块74LS192。1、清零法：　　CR＝百拾个初态：0000　　终态：233－1＝232即：0状态转换图：　　2、置数法：由于74LS192是具有异步清零、置数功能的十进制计数器，因此保留哪233种状态，方法有多种。下图是其中两种置数法。犹以最后一种使用器件最少，