一位二进制全减器设计.doc

南昌大学实验报告 学生姓名： 学 号： 6100208089 专业班级： 电子081 实验类型：□ 验证 □ 综合 ? 设计 □ 创新 实验日期：2010-10-14 实验成绩： 实验一 1位二进制全减器设计 一、实验目的 熟悉实验设备和软件，掌握Quartus II 的VHDL文本设计及原理图设计全过程； 熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果； 二、实验内容与要求 完成一位二进制全减器的设计，用LED显示输出结果； 用分层设计的方法设计，顶层为全减器（文本输入法），底层为半减器（原理图输入法）和逻辑门组成； 自行完成设计与仿真、波形分析、下载与硬件测试等全过程，验证设计是否正确； 三、设计思路/原理图 首先根据一位二进制半减器运行原理，列出半减器真值表（如图一所示），并由真值表设计出半减器原理图（如图二），根据全减器真值表（图三）可用两个半减器和一个或门组成一位二进制全减器。 a b so co 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 图一 半减器真值表 图二 半减器原理图 a b c cout sub 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 图三 全减器真值表 图四 由半减器组成的全减器原理图 四、实验程序（顶层程序参考EDA教材88页一位二进制全加器顶层文本设计） 底层（原理图输入） 半加器连接图： 定义或门： 顶层（文本输入） LIBRARY IEEE; --1位二进制全减器顶层描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_m IS --定义f_m实体 PORT (ain,bin,cin :IN STD_LOGIC; cout,sub:OUT STD_LOGIC); END ENTITY f_m; ARCHITECTURE one OF f_m IS --描述结构体 COMPONENT h_m --定义h_m各引脚 PORT ( a,b : IN STD_LOGIC ; co,so : OUT STD_LOGIC) ; END COMPONENT ; COMPONENT or2a --定义or2a各引脚 PORT (a,b : IN STD_LOGIC; c : OUT STD_LOGIC) ; END COMPONENT ; SIGNAL d,e,f : STD_LOGIC ; --定义信号d,e,f的类型 BEGIN --描述底层各元件的连接 u1 : h_m PORT MAP (a=ain, b=bin, co=d, so=e) ; u2 : h_m PORT MAP (a=e, b=cin, co=f, so=sub); u3 : or2a PORT MAP (a=d, b=f, c=cout); END ARCHITECTURE one ; --结束结构体描述 五、实验步骤 建立工作库文件夹和编辑设计文件 在D盘新建立一个文件夹命名为f_m，选择ACEX1K芯片，保存下面的工程文件； 打开quartus II，选择菜单File→New→Block diagram/schematic file，点击OK，输入半减器原理图，保存为h_m.bdf并选择菜单file→create/update→create VHDL component declaration files for current file 选择菜单File→New→Block diagram/schematic file，点击OK，定义或门，保存为or2a.bdf并选择菜单file→create/update→create VHDL component declaration files for current file 选择菜单File→New→VHDL file，点击OK后在打开的界面下输入已设计的程序，保存为f_m.vhd； 对f_m.vhd进行编译 创建仿真文件f_m.vwf,将所有引脚拉入仿真文件，设定end time以及ain，bin，cin输入值，进行仿真