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PLD设计实例 本章中，我们将应用VHDL语言和电路原理图，在Altera公司的MAX+PLUS II软件平台上实现一些PLD设计实例。实例中所用的芯片是Altera公司可编程逻辑器件EPF10K10LC84-3，并将每一设计结果下载到杭州众和电子技术开发有限公司开发的EDA实验开发系统上进行验证和演示。 数字显示译码器 设计要求： 当每输入一脉冲信号时，数码管就显示一随脉冲信号递增的十六进制数，从数字1开始直至数字F。 设计方法： 此电路的设计框图如图4-1a所示。当低频的脉冲信号输入计数器后，七段译码器将计数器的输出译为相应的十六进制数，并由数码管显示出来。设计时，底层的计数器、译码器模块可由VHDL语言来实现；顶层的设计则可直接采用原理图输入法（图4-1b）。 共阴极数码管四位二进制加法计数器七段译码器 共阴极数码管 四位二进制加法计数器 七段译码器 脉冲信号 脉冲信号 图4-1a 数字显示译码器的设计框图 三．源程序和原理图： library ieee; library ieee; use ieee.std_logic_1164.all; entity cnt4b is port( clk : in std_logic； --时钟信号 clr : in std_logic;