全加器电路实验报告(共10篇).docx

全加器电路实验报告(共10篇) 　　4位全加器的设计实验报告　　班级：通信12-2班学号：姓名：韦建萍　　一、实验目的　　熟悉利用QuartusII的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个4位全加器的设计，掌握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。　　二、实验原理　　一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。加法器举例说明：设M=1101，N=1110，CIN=0，则　　1、半加器的电路：　　2、全加器的电路：　　三、实验内容和步骤　　1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真；半加器电路原理设计图如图：　　半加器电路仿真图如图：　　全加器电路原理设计图如图：　　全加器电路仿真图如图：　　2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真。　　4位全加器电路原理图如图：　　4位全加器仿真图如图：　　四、仿真分析及心得体会　　仿真分析：　　四位全加器S0为和位，C0为进位，当a0=1，b0=1时，S0=0，C0=1,就是和位为零，进位进1。以此类推，当a1=1，b1=0，C0=1时，和位S0=0,进位C0=1。　　实验体会：　　通过这次实验让我学会了如何掌握利用EDA软件进行原理图输入方式的电子线路设计的详细流程，利用QuartusII的原理图输入方法设计简单组合电路，掌握层次化设计的方法。　　`　　深圳大学实验报告　　实验课程名称：数字电路与逻辑设计　　实验项目名称：　　学院：　　专业：　　报告人：学号：班级：　　同组人：　　指导教师：　　实验时间：　　实验报告提交时间：　　深圳大学实验报告　　课程名称：　　学院：计算机与软件学院　　实验时间：　　实验报告提交时间：　　教务处制　　一、实验目的　　1、掌握中规模集成电路四位全加器的工作原理及其逻辑功能。2、学习全加器的应用。　　二、实验内容和步骤　　1．RXB-1B数字电路实验箱2．器件　　74LS544路2-3-3-2输入与或非门74LS2834位二进制超前进位全加器　　74LS484线至七段译码器/驱动器共阴极七段显示数码管　　步骤：任务一：四位二进制全加器74LS283功能测试　　自行设计实验电路和记录表格。输入端接数字电路实验箱的逻辑开关、输出端接数字电路实验箱的电平指示灯，观察输出结果Sn及进位Cn，并记录下来。　　　　图74LS283引脚排列图　　逻辑实验图如下所示：　　任务二：用全加器74LS283设计一个代码转换电路，把四位余3码用十进制数在LED七段数码管上显示出来。　　设计方法提示　　通过余3码与8421BCC码对应关系找出两种制之间的关系，从而得到码制变换电路。8421BCC码到七段数码管的译码及驱动可采用74LS48，显示可用七段数码管。　　自行查找集成电路数据手册。查到74LS48的功能和外引脚排列图。　　实验方法提示　　按设计的电路连线，将余3码输入端d3、d2、d1、d0分别接到四个逻辑开关，按表所列出的余3码设置四个逻辑开关的状态，记录七段数码管的数字，验证是否符合要求。　　表余3码与8421BCC码对应表　　2、用74LS283四位全加器实现BCD码到余3码的转换将每个BCD码加上0011，即可得到相应的余3码。故应利用开关输入BCD码，借助指示灯观测输出的余3码，设计电路图如下：　　三、实验结果和数据分析　　输出F实验结果数据和理论值是相符的，即我们的实验是成功的。　　任务二：　　根据实验可得如下数据：　　数据分析：4283译码器获得余3码，为了解决7段数码管有7个端口，我们采取的解决方法是：之后再将余3码经过74LS48连接　　四位全加器　　11微电子黄跃　　【实验目的】　　采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】　　加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。　　实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能.　　【实验原理】全加器　　除本位两个数相加外，还要加上从低位来的进位数，称为全加器