电气-基于sopc的无位置传感器直流无刷电动机远程监控系统文档.docVIP

电气-基于sopc的无位置传感器直流无刷电动机远程监控系统文档.doc

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电气-基于sopc的无位置传感器直流无刷电动机远程监控系统文档

基于SOPC的无位置传感器直流无刷电动机远程监控系统 顾春阳,万鹏,陈宇,刘冰 电气工程及自动化学院 指导教师:杨春玲(教授/博导) 一、课题研究目的 本课题研究了一种基于SOPC的无位置传感器直流无刷电动机远程监控系统,充分发挥硬件设计的可移植性,具有较高的可靠性和抗干扰能力,在换相精度和通用性方面可达到较优的水平,将能够满足无位置传感器无刷直流电机在高精度领域应用的要求;可以在线升级,缩短开发时间;具有高度的空间开放性,顺应电机驱动系统开放式、智能化的发展潮流。 二、研究背景 常用的无刷直流电机无位置传感器位置检测方法中,反电动势过零检测法由于检测电路结构简单,算法亦不复杂,因此发展最成熟,应用最为广泛。以软件方式实现过零检测及驱动控制会引入一定的执行延时,还会增加CPU的负担,限制电机其它控制任务的完成。另外,传统的反电势过零检测法仅能在额定转速20%以上以上才能使用,调速范围受到很大制约。 随着科学技术的不断发展,生产规模的不断扩大,现代机电控制系统越来越趋向于高精度、微型化及大规模化发展,网络化控制已成为其必然的发展趋势。基于Internet的远程控制技术将使BLDCM控制系统通过网络实现对设备的远程控制、管理和维护,同时也实现资源和技术的共享。它可以拓宽人们的作业空间和范围,;不需要人们铺设专门的通讯线路;有利于减少远程控制的成本、扩大远程化距离、实现对任意节点的访问。 三、研究主要内容 3.1 总体方案设计 基于SOPC的无位置传感器直流无刷电动机远程监控系统总体方案如图3.1所示,由FPGA核心处理器、驱动隔离电路、AD检测电路、网络接口、电机本体等部分构成。 图3.1 总体方案框图 3.2 FPGA电机控制IP核设计 3.2.1 电机控制IP核概述 根据无刷直流电机控制方法的分析结果设计电机驱动IP核结构框图如图3.2所示。 图3.2 电机驱动IP核结构设计框图 电机驱动IP核主要由AD73360驱动接口、反电势过零检测单元、三段式同步起动模块、转速电流双环负反馈调节器和PWM控制器五大部分组成。 3.2.2 三段式同步启动模块 在无刷直流电机启动时不能根据反电动势进行换流。需要采用包括预定位、加速和自动切换三个环节实现电机的开环软起动,克服反电势过零检测算法不能够自起动的缺陷。图3.3为三段式同步启动模块在Modelsim中的仿真结果。 图3.3 三段式同步启动Modelsim仿真结果 3.2.3 AD73360驱动接口单元 AD73360是ADI公司生产的新型16位AD转换器,具有六个独立的模拟量输入通道,每个通道可同时采样,使用六线工业标准同步串行接口,所以特别适合于三相制电力运行参数测控类应用(三个相电压和三个相电流同时采样)系统。图3.4为AD73360接口I/O结构图。 图3.4 AD73360接口I/O图 3.2.4反电势过零检测单元 反电势过零检测单元由四部分组成。时钟分频模块将50MHz的系统时钟分频得到100kHz的时钟信号送入相位延迟模块。反电势相位转换模块将3路端电压信号计算得到反电势信号。再由反电势信号的过零点得到初步的换相信号。相位延迟模块实现了由phase_i到phase_c信号的转换,同时向速度信号生成模块提供频率与电机转速成比例的脉冲信号flag6。速度信号生成模块利用flag6对电机进行M/T法测速。 图3.5为反电势过零检测内部结构(RTL级)。 图3.5 反电动势过零检测内部结构图(RTL级) 3.2.5转速电流双闭环调节器 在此模块中,ASR和ACR都采用限幅的增量式数字PI算法。此外,转速调节器同时还融合了改进的分段式的数字PI算法。 3.2.6 PWM控制器 PWM控制器部分包括电机开闭环切换模块和PWM信号生成模块,用于将上述各模块生成的占空比和相位转化成为电机驱动所需的脉冲信号。 3.2.7 电机驱动IP核综合结构 电机驱动IP核内部结构如图3.6所示。 图3.6 电机驱动IP核内部结构图(RTL级) 3.3 FPGA-DM9000A组件控制器及电机驱动IP核接口设计 DM9000A控制器与电机控制器均为用户自定义NIOSⅡ系统的外部设备,均以自定义组件的形式添加到SOPC Builder中。 DM9000A控制器和电机驱动IP核接口添加到SOPC Builder中后,生成的顶层原理图如图3.7所示。 图3.7 NIOSⅡ系统顶层原理图 3.4 硬件电路设计 3.4.1 FPGA最小系统板 本设计使用的主控芯片是CycloneII系列EP2C20Q240C8N。FPGA最小系统板包括六部分:电源部分、EPCS配置电路部分、SRAM与FLASH部分、FPGA芯片及其周边元件、FPGA通用IO部分和UART电路部分。具体原理图见附录1。 3.4.2 D

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