电子设计自动化技术绪论.pptVIP

* * * * * * * * CMOS与非门（nand） * * * * 集成电路设计方法学发展 逻辑模拟： 功能、性能（时序） + d a b c e f * 集成电路设计方法学发展 模拟波形 A B C D E F * 集成电路设计方法学发展 第三代: EDA( Electronics Design Automation) 90年代 Top-Down Design(Top-Down设计技术): Hardware Description Language + Synthesis * IC设计内容 Function Logic Circuit Layout . X=A and B Y=C nor D . A B A B B X V Vss Vss Vdd A B C D X Y Z X Vdd VSS Verification * Top_down 设计流程 Spec. Behavior HDL RTL HDL High-Level Synthesis Netlist PlacementRouting IC Layout FPGA Area Timing Power DFT Cell Library Design Rule. ………... Simulating and Verification FPGA Compiler Synthesis 1G2G 3G * 集成电路设计方法学发展 Behavioral Description （Specification） y”+3 x y’+3 y = 0 用数值解 x1=x+d； y1=y+u*d ； u1=u - （3*x*u*d）- （3*y*d）； 已知 x、y、u 做一个IC专用电路，来求x+a 时yout 通过模拟来验证算法正确性 X1-X = d (y1-y)/(x1-x) = u=y’ y1-y =u*d y”=(y’1-y’)/X1-X= (u1-u)/d u1=u-3*X*u*d-3*y*d * use std.all entity diffeq is port (xin, yin, uin: in integer; xout, yout : out integer); generic ( a,d : integer) end diffeq; architecture diffeq of diffeq is begin process (xin, yin, uin) variable x,y,u : integer; variable x1,y1,u1 : integer; begin x:=xin; y:=yin; u:=uin; while (xa) loop x1:=x+d; y1:=y+u*d; u1:=u-(3*x*u*d)-3*y*d); end loop; xout=x; yout=y; end process; end deffeq; VHDL Description (算法级行为描述） * 集成电路设计方法学发展 高层次综合（High-Level Synthesis）目标 Behavioral Description at the algorithmic Level The behavioral in term of operation and computation sequences on inputs to produce the required outputs is specified. 将在行为域用操作和计算式表示的算法级描述作为输入,由EDA工具自动生成所要求的结构域输出(结构级RTL宏模块) * 集成电路设计方法学发展 ★ High-Level Synthesis 其中有 6次乘法、2次加法、2次减法、1次比较 a) 可以用2个乘法器、1个加法器、1个