接口技术常用芯片.docVIP

74LS244：3态8位缓冲器，一般用作总线驱动器。74LS244没有锁存的功能。地址锁存器就是一个暂存器，它根据控制信号的状态，将总线上地址代码暂存起来。 当HYPERLINK /view/1125.htm微处理器与HYPERLINK /view/87697.htm存储器交换信号时，首先由HYPERLINK /view/2089.htmCPU发出存储器地址，同时发出允许锁存信号ALE给锁存器，当HYPERLINK /view/629932.htm锁存器接到该信号后将地址/HYPERLINK /view/712987.htm数据总线上的地址锁存在总线上，随后才能传输数据。 HYPERLINK /albums/3334352/3334352/0/0.html#0$c9d4cf4318bff35e72f05de6锁存器是一个很普通的时序电路。一般的，它在时钟上升沿或者下降沿来的时候锁存输入，然后产生输出，在其他的时候输出都不跟随输入变化，这就是所谓边缘触发的D触发器。 它主要用于三态输出，作为地址驱动器、时钟驱动器、总线驱动器和定向发送器等。其真值表如下：74Ls244真值表 HYPERLINK /albums/3334352/3334352/0/0.html#0$09bb4f3d58d6c6b43d6d97b9 74LS245：用来驱动led或者其他的设备，它是8路同相三态双向总线收发器，既可以输出，也可以输入数据。 　　当8051单片机的P0口总线负载达到或超过P0最大负载能力时，必须接入74LS245等总线驱动器。 当片选端/CE低电平有效时，DIR=“0”，信号由 B 向 A 传输（接收）； DIR=“1”，信号由 A 向 B 传输（发送）；当CE为高电平时，A、B均为高阻态。 由于P2口始终输出地址的高8位，接口时74LS245的三态控制端1G和2G接地，P2口与驱动器输入线对应相连。P0口与74LS245输入端相连,E端接地，保证数据线畅通。8051的/RD和/PSEN相与后接DIR，使得RD且PSEN有效时，74LS245输入（P0.1←D1），其它时间处于输出（P0.1→D1）。 74LS273：是一种带清除功能的8D触发器， 1D～8D为数据输入端，1Q～8Q为数据输出端，正脉冲触发，低电平清除，常用作数据锁存器,地址锁存器。 D0～D7：出入； Q0~Q7：输出 第一脚WR：主清除端，低电平触发，即当为低电平时，芯片被清除，输出全为0（低电平）； CP（CLK）：触发端，上升沿触发，即当CP从低到高电平时，D0~D7的数据通过芯片，为0时将数据锁存，D0~D7的数据不变。只有在清除端保持高电平时，才具有锁存功能， CPU 的ALE信号必须经过反相器反相之后才能与74LS273的控制端CLK 端相连。 应用：缓冲/存储寄存器，移位寄存器，图像发生器。 74LS373：为三态输出的八 D 透明锁存器。373 的输出端可直接与总线相连。当三态允许控制端 OE 为低电平时，Q0～Q7为正常逻辑状态，可用来驱动负载或总线。当 OE 为高电平时，Q0～Q7 呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。当锁存允许端 LE 为高电平时，Q 随数据 D 而变。当 LE 为低电平时，D 被锁存在已建立的数据电平。数据输入端：D0～D7；三态允许控制端（低电平有效）：OE；锁存允许端：LE：输出端：Q0～Q7。 74LS374：为具有三态输出的八 D 边沿触发器, 当时钟端 CP 脉冲上升沿的作用下，O 随数据 D 而变。 D0～D7 数据输入端 OE 三态允许控制端（低电平有效） CP 时钟输入端 O0~O7 输出端。 7406：六高压输出反相缓冲器/驱动器输入0.8~2V输出截止30V低电平电流30mA，电源5V（额） 7407：六高压输出缓冲器/驱动器。 MC1413：反相驱动器，达林顿管阵列，摩托罗拉公司出品，7路输出，最大集电极电流可 达500mA，常用于推动继电器线包。 74LS00： 四组 2 输入端与非门（正逻辑）输入端1A－4A，1B－4B 输出端1Y－4Y ，A、 B同为高电平Y高电平。 74LS04：是6非门(反相器)他的工作电压5V。 74LS14：六路施密特触发反向器，比较耗电,，驱动能力也比较强，静耗电0.4mA ，输入 0.2~8V，输出0.5~2.7。 74LS86：2输入端四异或门A、B电平相异Y高电平。 74LS138：3 线－8 线译码器 TLP521：晶体管输出光电耦合器。