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四位全加器设计 The design of 4 bit full_adder4 摘要 通过EDA软件，利用VHDL硬件描述语言，与原理图来完成四位全加器设计，此设计由简单到复杂，先合成一个半加器，再通过元件例化语句编写一位全加器，然后用四个全加器采用原理图便可合成此设计，并进行时序仿真，硬件下载 Abstrct Making use of VHDL and EDA soft-ware complete a four-f_adder design,It is a simple way tranffering to a complex way.At first,we are able to make up a h_adder,then making full use of it and an component sentence carry out a f_adder,at last ,we can adopt the picture of theory,then the design is on my eyes. 关键词 VHDL语言、半加器、全加器、原理图 四位全加器设计 Key words VHDL language ,h_adder,f_adder,principium_ picture,full_adder4 引言VHDL于1983年由美国国防部发起创建，由IEEE进一步发展,从此,VHDL 成为硬件描述语言的业界标准之一, VHDL语言具有很强的电路描述和建模能力,能从多个层次对数字系统进行描述和建模,从而大大简化了硬件设计任务,提高了设计效率和可靠性,现今已得到广泛应用,此时利用它的优势来实现四位全加器设计. 1 掌握基本知识 1.1电路的VHDL描述有两大部分组成 1.1.1以关键词ENTITY引导，END ENTITY mux21a结尾的语句部分，称为实体。VHDL的实体描述了电路器件的外部情况及各信号端口的基本性质. 1.1.2以关键词ARCHITECTURE引导，END ARCHITECTURE one结尾的语句部分，成为结构体。结构体负责描述电路器件的内部逻辑功能或电路结构。 1.2原理图的相关知识 这是一种类似于传统的原理图编辑输入方式，即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。原理图由逻辑器件和连接构成。使用原理图有利于控制逻辑资源的耗用,也有利于把握电路全局等优点 2．1半加器的VH2实验步骤 2.1.1VHDL设计及其仿真波形 library ieee; use ieee.std_logic_1164.all; entity h_adder is port(a,b:in std_logic; co,so:out std_logic); end entity h_adder ; architecture fh1 of h_adder is begin so=not(a xor(not b));co=a and b; end architecture fh1; 图1半加器仿真波形 在半加器中so=a`b+ab`,co=ab,通过时序仿真,当a=b=1,so=0,co=1, 理论符合设计,与波形一一对应 2.2全加器的VHDL设计及其仿真波形 library ieee; use ieee.std_logic_1164.all; entity f_adder is port(ain,bin,cin:in std_logic; cout,sum:out std_logic); end entity f_adder ; architecture fd1 of f_adder is component h_adder port(a,b:in std_logic; co,so:out std_logic); end component; component or2a port(a,b:in std_logic; c:out std_logic); end component; signal d,e,f:std_logic; begin u1:h_adder port map(a=ain,b=bin,co=d,so=e); u2:h_adder port map(a=e,b=cin,co=f,so=sum); u3:or2a port map(a=d,b=f,c=cout); end architecture fd1; 图2全加器仿真波形 全加器采用元件例化语句，元件例化就是引入一种连接关系，将预先设计好的设计实体定义为一个；元件，然后利用特定的语句将此元件与当前的设计实体中的指定端