电子科技大学数字逻辑设计及应用课件 第七章（3）.3.pptVIP

第7章 时序逻辑设计原理 锁存器和触发器 同步时序分析 同步时序设计 内容回顾 内容回顾 同样是主从结构， 由D锁存器构成的可以称为边沿D触发器 由S-R锁存器构成的不能称为边沿S-R触发器 主从结构的J-K触发器也不是边沿触发！！ （1箝位 和 0箝位） 边沿J-K触发器 T触发器 利用D、J-K触发器实现T触发器 利用D触发器实现 D：Q* = D T：Q* = Q’ D = Q’ 利用J-K触发器实现 JK：Q* = J·Q’ + K’·Q T：Q* = Q’ J = K = 1 其他结构的触发器 锁存器与触发器小结 锁存器和触发器 —— 电平有效和边沿有效的区别 按照逻辑功能的不同特点，通常可分为 S-R触发器（锁存器） D触发器（锁存器） J-K触发器 T触发器 S-R触发器（锁存器） S-R触发器（锁存器） J-K触发器 J-K触发器 D触发器（锁存器） T触发器 不同类型触发器间的相互转换 利用D触发器实现 S-R触发器 J-K触发器 T触发器 利用J-K触发器实现 S-R触发器 D触发器 T触发器 关于电路结构和逻辑功能 同一逻辑功能的触发器可用不同电路结构实现 主从结构的D触发器、维持阻塞结构的D触发器 用同一电路结构可做成不同逻辑功能的触发器 维持阻塞结构的：D触发器、J-K触发器 动态参数 —— 保证触发器在工作时能可靠翻转 锁存器的动态参数 输入信号宽度：tW ≥ 2tpd 传输延迟时间： tPLH / tPHL 从输入信号到达，到触发器输出新态稳定建立 与非：tPLH = tpd 、tPHL = 2tpd 或非：tPLH = 2tpd 、tPHL = tpd 说明： tpd表示一个门的延迟时间 触发器的动态参数 建立时间 tset 输入信号应先于时钟信号到达的时间 保持时间 thold 时钟信号到达后，输入信号需要保持的时间 最高时钟频率 fmax 为保证触发器可靠翻转，时钟脉冲必须满足的参数 传输延迟时间 tpHL/tpLH 从时钟脉冲触发边沿算起，到触发器建立起新状态 时序逻辑电路的分析和设计 时序逻辑电路 反馈时序电路（feedback sequential circuit） 采用“门电路＋反馈回路”实现记忆功能 状态机（state machine） 用触发器构造电路，用时钟控制状态转换 时序逻辑电路结构 时序逻辑电路 7.3 时钟同步状态机分析 基本步骤： 确定下一状态函数F 和输出函数G 将F代入触发器的特征方程得到下一状态Q* 利用Q*、G构造状态/输出表 画出状态图、波形图（可选） 检查电路是否可以自启动 描述电路功能 例：时钟同步状态机（D触发器） 说 明 可以给每个状态命名 通常用S表示当前状态，S*表示下一状态 例：时钟同步状态机分析（J-K触发器） 练习：同步时钟状态机分析 练习1 练习2 5、画状态图 00 EN=0 MAX=0 01 EN=1 MAX=0 EN=1 MAX=1 EN=0 MAX=0 EN=0 MAX=0 EN=0 MAX=0 11 EN=1 MAX=0 10 EN=1 MAX=0 逻辑功能描述：具有使能端EN的2位二进制加法计数器 电路输出与输入有关 —— Mealy机 S 0 0 0 1 1 0 1 1 EN 0 1 00,0 01,0 10,0 11,0 01,0 10,0 11,0 00,1 Q1*Q0*, MAX Q1Q0 6、画时序图 transitiontable state table state/outputtable EN EN’ Q0 Q0’ Q1 Q1’ EN MAX Q0 Q1 CLK D0 D1 Mealy机 Moore机 MAXS MAXS =Q1·Q0 对应的Moore机 的状态表和状态图 状态机的定时图 Y = X· Q2 · Q1 J1 = (X’· Q2’)’ K1 = (X· Q2’)’ J2 = X’· Q1 K2 = (X’· Q1’)’ 1、由电路得到激励方程 2、由电路得到输出方程 CP X Y J Q CLK K Q J Q CLK K Q FF1 FF2 = X+Q2 3、得到状态转换方程 J-K触发器特征方程为：Q* = J·Q’ + K’·Q Q1* = J1· Q1’ + K1’· Q1 = (X+Q2)· Q1’ + X· Q2’· Q1 = Q2·Q1’ + X·Q1’ + X·Q2’·Q1 = X’· Q1· Q2’ + X’· Q1’· Q2 Q2