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北京工业大学数字电子技术课件第六章 时序逻辑电路的设计.ppt

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6.1设计时序逻辑电路的原则: 1.使用MSI电路设计: ①芯片的数量越少越好; ②芯片的种类越少越好; ③连线越少越好. 2.用LSI(大规模)集成电路设计时序逻辑电路: 使用FF和门的数量越少越好,因为这些器件的数量,在LSI芯片中占用资源。所以占用芯片资源越少越好。 6.2时序逻辑电路的设计方法与步骤 1.时序逻辑电路的设计方法 用术语把一个一般的时序电路分成几个基本部件(方框图)及其输入输出变量; 根据问题要求得到时序状态图; 对于具体的计数态序要转换成状态转换表(又叫次态表); 确定选用的FF,并得到状态转换表; 用卡诺图方法推导时序逻辑的要求的表达式; 按具体态序实现时序逻辑图 2.时序逻辑电路的设计步骤(Ⅰ) 对问题进行逻辑抽象,得出状态转换图和状态转换表; (1)分析给定的问题,确定输入变量、输出变量及电路状态数; (2)定义输入/输出逻辑壮态和每个电路壮态的含义并将电路壮态的顺序编号; (3)按题意列出状态转换表或状态转换图; 状态化简,将等价状态合并,求最简的状态转换图; 2.时序逻辑电路的设计步骤(Ⅱ) 状态分配(状态编码):时序逻辑电路是以F.F.状态的不同组合表示的, (1)确定F.F.的数目, (2)共有多少个状态: 2n–1M≤2n; A. M2n 情况下:从2n个状态截短出M个状态; B. M个状态的情况下,排列顺序有多少种; 确定F.F.的类型,求电路的状态方程、驱动方程、输出方程; 画出逻辑电路图, 检查能否自启动. 同步时序逻辑电路的设计过程 例1:设计一个有进位输出的模13计数器 (2)考虑自启动的时序逻辑电路设计 6.3同步时序逻辑电路设计 (时钟同步状态机的设计) 1.用状态图设计同步时序逻辑电路 ①状态序有规则的时序电路; ②态序不规则的Moore型; ③Mealy型 2. 使用状态表设计时序逻辑电路 3.使用状态转换表设计时序状态机 例1.设计一个3位格雷码计数器 解 1.画出格雷码的状态转换图 例2.设计一个3位同步格雷码态序可逆计数器 要求:当Up/down=1时,加法计数 当Up/down=0时,减法计数 2.画出次态状态表 次态 Present state y=0(down) y=1(up) Q2 Q1 Q0 Q2 Q1 Q0 Q2 Q1 Q0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 0 0 1 1 1 1 0 1 1 0 0 1 0 1 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 0 0 1 0 1 0 0 0 3.J.K F.F. 状态转换激励表 输出转换 输入 Qn Qn+1 J

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