基于FPGA的数字时钟(毕业论文).doc

PAGE 目 录 TOC \o 1-3 \h \z \u 摘 要 h I Abstract h II 1 绪 论 h 1 1.1研究问题背景和现状 h 1 1.2研究目的及意义 h 1 1.3设计内容及目标 h 2 1.3.1研究内容 h 2 1.3.2研究目标 h 2 2 系统设计方案 h 3 2.1控制方案的选择 h 3 2.2时钟电路的选择 h 3 2.3校时控制电路的选择 h 3 2.4显示电路的选择 h 4 3 系统电路总体设计 h 5 3.1系统设计总体框图 h 5 3.2电源供电电路设计 h 5 3.2.1外围电路电源设计 h 5 3.2.2芯片电源电路设计 h 6 3.2.3电源滤波电路 h 6 3.3 FPGA芯片及其引脚 h 7 3.4 JTAG下载配置电路设计 h 8 3.5 时钟信号电路设计 h 9 3.6 复位电路 h 9 3.7 键盘电路设计 h 10 3.8人机显示电路 h 10 3.9 整点报时电路设计 h 11 4 FPGA内部程序设计 h 12 4.1 分频器的程序设计 h 12 4.2 秒计数器程序设计 h 13 4.3 分计数器程序设计 h 15 4.4 小时计数器程序设计 h 16 4.5 日计数器程序设计 h 16 4.6 月计数器程序设计 h 17 4.7 年计数器程序设计 h 18 4.8 键盘控制程序设计 h 19 4.9 LCD1602程序设计 h 20 4.10 顶层文件设置及编译下载 h 21 5 总 结 h 22 5.1 结论 h 22 5.2 设计中遇到的问题 h 22 参考文献 h 23 致 谢 h 24 附录： h 25 附录1 最小系统及配置电路图 h 25 附录2 系统外围电路图 h 26 附录3 系统设计程序 h 27 附录4 顶层原理图及引脚设置 h 43 PAGE II 基于FPGA的数字时钟设计 摘 要 利用FPGA器件设计数字电路，不仅可以将时钟的硬件电路和设计流程简化，而且可以减小本设计系统的前期成本与模块体积，提高了系统的稳定性，缩短设计周期。FPGA不仅可以实现简单的74系列的电路逻辑设计，而且可以作为具有高性能的CPU，来控制总系统运行。 本设计采用EP1K10TC100-1芯片作为控制CPU，整个系统采用VHDL语言，50MHZ的晶振产生时钟脉冲，用VHDL语言设计分频器获得秒信号及其他时钟信号，经过计数器分别对年、月、日、时、分、秒的控制逻辑累加形成计数模块，并通过独立键盘对计数模块进行调整以达到调时间的目的，系统通过1602液晶显示输出。系统利用Quartus II软件进行程序软件的编译、仿真、引脚设置、总线接口及配置、下载来完成整个设计。 关键词：数字时钟；FPGA；VHDL语言 Design of Digital Clock Based on FPGA Abstract Using FPGA component to design digital circuit not only may simplify the clock hardware circuit and the design process, moreover may reduce this design systems cost and the volume to enhance systems reliability. FPGA can not only achieve the 74 series circuit logic, and can be used as high-performance CPU to control the total system operation. This?design?uses?the?EP1K10TC100-1?chip?to?control?CPU.?The?overall?system?uses?the?VHDL?language.?The?50MHZ?crystal?oscillator?produces?the?clock?pulse.?The?VHDL?language?obtains?a?second?signal?and?other?clock?signal?.Design?frequency?divider?passes?through?the?counter?separately?to?the?year,?the