基于ISE的数字秒表的设计与仿真_实验报告.doc

电子设计实验报告——数字秒表的设计 目 录 TOC \o 1-3 \h \z \u 摘 要 4 1 引言 6 1.1FPGA的开发 6 1.2VHDL语言的使用 7 1.3 ISE简介 8 1.4modelsim仿真软件的使用 8 2 数字秒表的设计 9 2.1 时间的概念 9 2.2 实验任务及要求 9 2.3 系统需求和解决方案 10 2.3.1分频器设计 12 2.3.2按键消抖电路设计 12 2.3.3控制器设计 13 2.3.4计数器设计 13 2.3.5锁存器设计 14 2.3.6扫描显示和控制电路设计 14 2.3.7模块综合 15 3 数字秒表的仿真结果 15 3 .1各仿真结果 16 3.2分频器仿真 16 3.3计数器仿真 16 4实验 结论 16 参考文献 17 附 录 17 摘 要 本次实验设计使用的软件ISE主要功能包括设计输入、综合、仿真、实现和下载，涵盖了可编程逻辑器件开发的全过程，从功能上讲，完成CPLD/FPGA的设计流程无需借助任何第三方EDA软件。而本次设计目的在于设计一个可以自动计数、清零、锁存、暂停的、显示范围为59分59秒，精确度为百分之一秒的数字秒表并熟练利用modelsim仿真软件进行仿真并从中不断检验错误，修改程序达到学习提高的效果。为达到实验目的，本设计分为：分频器，锁存器，计数器，控制器及消抖电路。 关键词：ISE；modelsim仿真；数字秒表设计；FPGA可编程逻辑器件；检验；学习 Abstract The ISE software used in experimental design the main function including design, implementation, integration, simulation and download, covers the whole process of the development of programmable logic devices, tell from the function, completed the design of CPLD/FPGA without using any third-party EDA software. And the purpose of the design is to design an automatic counting, reset, latches, suspended, display area for 59 minutes and 59 seconds, accuracy of one percent second digital stopwatch and skilled use of the modelsim simulation software simulation and continuous inspection error, modify the program to improve learning effect. For the purpose of the experiment, the design is divided into: frequency divider, latch, counter, controller and shake circuit. Key words: ISE; modelsim; digital stopwatch; The FPGA programmable logic devices；check；learn 1引言 在传统的硬件电路设计中, 主要的设计文件是电路原理图, 而采用硬件描述语言(VHDL) 设计系统硬件电路时主要使用VHDL 编写源程序。所谓硬件描述语言, 就是该语言可以描述硬件电路的功能、信号连接关系及定时关系。EDA代表了当今电子设计技术发展的方向,它的基本特征是:设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分系统的关键电路,用一片或几片专用集成ASI实现，然后采用硬件描述语言(HDL)完成系统设计，最后通过综合器和适配器生成最终的目标,这样的设计方法被称为高层次的电子设计。高层次的设计给我们提供了一种“自顶向下”(Top2Down)的全新设计方法，这种方法首先从系统入手,在顶层进行功能方框图的划分和结构设计.在方框图一级进行仿真