11 时序逻辑电路.pptVIP

D[7:0]为输入数据线 ，G1～G8为三态门，Q[7:0]为输出数据线 当时，芯片的8位输出Q0～Q7呈高阻状态；当时，锁存器L1～L8的输出出现在芯片的输出Q0～Q7上 寄存器是数字系统中用来存储二进制数据的逻辑部件，1个触发器可储存1位二进制数 据，存储n位二进制数据的寄存器需要用n个触发器组成 由8个触发器构成的8位寄存器集成电路74HC374是一个8通道上升沿触发锁存器，即带三态输出的并入并出八D触发器（8位寄存器），如图 4.85所示为它的电路原理图和逻辑符号。 8个D触发器首尾相接，数据输入端D作为整个移位寄存器的串行输入，触发器F1～F8的输出分别为芯片的并行输出Q0～Q7，8个触发器的时钟输入端连接在一起形成芯片的时钟输入端CP，这样在时钟上升沿的作用下，串行输入数据A·B（D=A*B）逐位从左向右移动。 74HC164将参加移位的D触发器直接输出，这样在移位过程中的中间结果直接作用在目标上，有可能引起比较坏的结果。例如该器件输出接到发光数码管显示，若移位速度不够 快，就会显示出我们可能不认识、也不希望看到的怪异符号。因此在74HC164和数码管之间加入一个像74HC374那样的并入并出寄存器就可屏蔽移位过程的中间结果，74HC595就是这样的芯片，它集成了8位移位寄存器和八D锁存器的功能。 下部虚线框内是带三态输出的八D锁存器，与74HC374完全相同；将移位寄存器的8位输出接到锁存器的8位输入。 在CP时钟脉冲上升沿的作用下，输入数据D在移位寄存器内逐位自左至右移动，8个CP脉冲上升沿后数据D移至Q7’， MR上的低电平可将移位寄存器的输出全部清零。 在锁存器时钟输入端STR的上升沿可将寄存器内的8位数据传送到锁存器内锁存， 输出使能端OE上的低电平将使锁存器内的数据传送输出端Q0～Q7并行输出，若为高电平则Q0～Q7为高阻状态。 电容C有滤交流作用。当按键K断开时，A、B点均为高电平，C充满了电荷，当按键按下的时刻，A点为0V，C通过R2对地放电，B点电位缓慢下降，当出现抖动时，B点也不会立刻上升为电源电压，而是缓慢上升，但在这一时期，总的来说，放电时间大于充电时间，则B有起伏的下降，最终降为0V。按键释放时原理相同。该波形在下降沿与上升沿有毛刺，再经过施密特反相器整形后输出干净的脉冲波形如Y。 为了说明后续的移位，我们先假设Q0~Q7的状态 * 为了说明后续的移位，我们先假设Q0~Q7的状态 * 为了说明后续的移位，我们先假设Q0~Q7的状态 * 小结 应用场合 如果输入数据的刷新可能出现在控制信号开始有效之后，则只能使用锁存器，它不能保证输出同时更新状态。 如果能确保输入数据的刷新在控制信号触发边沿出现之前稳定，或要求输出同时更新状态，则可选择寄存器。 锁存器实验 1 2 4 此电路中无：用并行排线将B3实验区“与74HC373输入端D0~D7相连的JP18单号插针”连接到B1实验区“与LED（D17~D24）相连的JP4双号插针”。 3 目 录 锁存器和寄存器及其实验 串入并出移位寄存器 8位数据输入与显示实验 并行总线 串行总线 并行总线 运行速度快， 数据吞吐量大 线路复杂， 成本高 串行总线 运行速度慢， 数据吞吐量小 线路简单， 成本低 在计算机系统中为了高效的实现计算机系统之间的远距离通信，且要使通信电路简单、可靠，则采用串行输入、并行输出的方式。移位寄存器的作用就是实现并行输入、串行输出或串行输入、并行输出。 8位串入并出移位寄存器74HC164 串入并出移位寄存器 74HC164是一种常用的八位串入并出移位寄存器 横队 纵队 74HC164就是一个把8位“纵队”数据变为8位“横队”数据的寄存器 A/B 数据串行输入端 Q[7:0] 数据并行输出端 CP 时钟脉冲信号 MR 复位清0端 74HC164逻辑符号 CP MR D Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 74HC164把8位“串入”的数据变为8位“并出”的数据输出。 0 1 1 0 0 0 0 1 74HC164工作原理 74HC164特性表 输入 移位 顺序 CP D* 输出 功能 描述 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 0 清零 0 × × × 1 2 3 4 5 6 7 移位 移位 移位 移位 移位 移位