四川大学数字电子技术基础课件第六章 第三节.pptVIP

* 6.3 同步时序逻辑电路的设计方法 6.3.1 同步时序逻辑电路设计的一般步骤 6.3.2 同步时序逻辑电路设计举例 设计要求 原始状态图 最简状态图 画电路图 检查电路能否自启动 1 2 4 6 选触发器，求时钟、输出、状态、驱动方程 5 状态分配 3 化简 6.3.1 同步时序逻辑电路设计的一般步骤 例1 1 建立原始状态图 设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。 状态化简 2 状态分配 3 已经最简。 已是二进制状态。 6.3.2 同步时序逻辑电路设计举例 4 选触发器，求时钟、输出、状态、驱动方程 因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为： 输出方程： 状态方程 不化简，以便使之与JK触发器的特性方程的形式一致。 比较，得驱动方程： 电路图 5 检查电路能否自启动 6 将无效状态111代入状态方程计算： 可见111的次态为有效状态000，电路能够自启动。 试用正边沿JK触发器设计一同步时序电路，其状态转换图如下； 解:状态转换图: 例2 驱动及输出真值表: 电路图 设计一个串行数据检测电路，当连续输入3 个或3个以上1时，电路的输出为1，其它情 况下输出为0。例如： 输入X 101100111011110 输入Y 000000001000110 例3 输入X 101100111011110 输入Y 000000001000110 1 建立原始状态图 设电路开始处于初始状态为S0。 第一次输入1时，由状态S0转入状态S1，并输出0； 若继续输入1，由状态S1转入状态S2，并输出0； 如果仍接着输入1，由状态S2转入状态S3，并输出1； 此后若继续输入1，电路仍停留在状态S3，并输出1。 电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。 S0 S1 S2 S3 1/0 X/Y 1/0 1/1 1/1 0/0 0/0 0/0 0/0 原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。 状态化简 2 状态分配 3 所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。 S0=00S1=01S2=10 4 选触发器，求时钟、输出、状态、驱动方程 选用2个CP下降沿触发的JK触发器，分别用FF0、FF1 表示。采用同步方案，即取： 输出方程 状态方程 比较，得驱动方程：