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Signal Integrity 、EMC High Speed PCB Design Part3 PCB的信号完整性分析 第3部分 PCB的信号完整性设计 PCB的信号波形完整性设计 信号完整性问题----反射 阻抗匹配 关键长度 布线 单端传输线 信号线差分对 端接技术 串联 并联 戴维南 AC 二极管 信号完整性问题----串扰 共模和差模 布线层的安排 互连和I/O 信号完整性分析模型 第3部分 PCB的信号完整性设计 PCB的电源完整性设计 电源完整性问题 同步开关噪声 电源分配设计 PCB回流设计 PCB的信号时序完整性设计 两种常见的时序模型及其时序裕量的计算方法 几种变型的源同步时序电路及其时序裕量的计算方法 仿真在时序设计中的作用 PCB的信号完整性设计 信号完整性在硬件不同阶段的工作 PCB的信号完整性设计 信号完整性的定义 信号完整性（Signal Integrity，简称SI）是指在信号线上的信号质量 PCB的信号完整性设计 信号完整性的内容 波形完整性（Waveform integrity） 时序完整性（Timing integrity） 电源完整性（Power integrity） 信号完整性分析的目的就是用最小的成本，最快的时间使产品达到波形完整性、时序完整性、电源完整性的要求。 信号完整性概论 信号完整性的内容 波形完整性 单调性（monotonic) 噪声裕量（noise margin） 上冲下冲（overshoot,undershoot) 振铃（ringing） 信号完整性概论 信号完整性的内容 时序完整性 建立保持时间（setup/hold time） 时序抖动（timing jitter） 反射(reflection) 串扰 ISI SSO random jitter 飞行时间（flight time） 信号完整性概论 时序问题的提出 数据的传输一般都通过时钟对数据信号进行有序的收发控制。芯片只能按规定的时序发送和接收数据，过长的信号延迟或信号延时匹配不当都可能导致信号时序的违背和功能混乱，导致芯片无法正确收发数据、系统无法正常工作。 随着时钟频率的不断升高，留给系统设计的时序裕量将越来越少，我们必须经过精确的时序计算，给出各个环节的时序裕量。 信号完整性概论 电源完整性 电源噪声 地弹 SSO 目标阻抗 信号完整性概论 信号完整性的含义 信号完整性指的是在高速产品中由互连线引起的所有问题。 所有与信号完整性噪声问题有关的效应都对应下面四类特定噪声源中的一个: 单一网络的信号完整性：在信号路径或返回路径上由于阻抗突变引起的反射与失真。 两个或多个网络间的串扰：和理想或非理想回路耦合的互电感、互电容 电源和地分配中的轨道塌陷(旁路和去耦)：电源/地网络的阻抗压降 来自整个系统的电磁干扰和辐射. 影响信号完整性的问题 单一网络的信号质量：在信号路径或返回路径上由于阻抗突变而引起的反射与失真。 使信号感受到阻抗变化的情况: 线宽变化 层转换 返回路径平面上的间隙 接插件 分支线、T型线或桩线 网络末端 减小阻抗变化引起的信号完整性就是让整个网络中的信号所感受到的阻抗保持不变。 影响信号完整性的问题 串扰: 当网络传播信号时，有些电压和电流能传递到邻近的静态网络上，而后者只是从事自己的事务。即使第一个网络（动态网络）上的信号质量非常好，这些信号也会以有害的噪声形式耦合到第二个静态网络上。 正是网络间的容性耦合和感性耦合，给有害噪声从一个网络到达另一个网络提供通路。 串扰发生在两种不同的情况：互连线为均匀传输线（电路板的线条）和非均匀传输线（接插件和封装）时。 返回路径为均匀平面时是实现最低串扰的结构。此时，感性耦合和容性耦合的大小是相对的；当发生变化时，就会增加两个传输线间的耦合噪声，此时感性耦合比容性耦合增加的要多。 感性占主导地位时，这种串扰通常归为：开关噪声、 Δ I噪声、dI-dt噪声、地弹（ground bounce）、同步开关噪声（SSN）、同时开关噪声（SSO）。这类噪声是由耦合电感即互感产生的。 影响信号完整性的问题 轨道塌陷噪声： 当通过电源和地路径的电流发生变化时，在电源路径和地路径间的阻抗上将产生一个压降。这个压降就意味着供给芯片的电压减小了，可以看做是电源与地间的电压减小或塌陷。 设计电源和地分配的目的是使电源分配系统（PDS）的阻抗最小。一个低阻抗PDS应考虑： 相邻的电源和地分配层平面的介质应尽可能的薄,以使它们紧紧地靠近. 低电感的去耦电容. 封装时安排有多个很短的电源和地引脚. 片内加去耦电容. 使用超薄、高介电常数的叠层：3M公司的C-Ply 影响信号完整性的问题 电磁干扰 常见电磁干扰源： 差分信号转换成共模信号，