Verilog硬件描述语言门级和数据流建模.pptVIP

西安邮电大学微电子系 第三章 门级和数据流建模 前言 Verilog模型可以是实际电路不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种：? 系统级(system) 算法级(algorithmic) RTL级(RegisterTransferLevel): 门级(gate-level): ?开关级(switch-level) 对于数字系统的逻辑设计工程师而言，熟练地掌握门级、RTL级、算法级、系统级是非常重要的。而对于电路基本部件（如门、缓冲器、驱动器等）库的设计者而言，则需要掌握用户自定义源语元件（UDP）和开关级的描述。 本章我们将通过实际的Verilog HDL模块的设计来学习如何从门级抽象的角度来设计数字电路。 ? 3.1 门级结构描述 门级建模：电路是用表示门的术语来描述的。 一个逻辑网络是由许多逻辑门和开关所组成，因此用逻辑门的模型来描述逻辑网络是比较直观方法。Verilog HDL提供预定义的一些门类型的关键字（原语），可以用于门级结构建模。 1. 与非门、或门和反向器等及其说明语法 Verilog HDL中有关门类型的关键字共有26个之多，我们只介绍最基本的八个。有关其它的门类型关键字，读者可以通过翻阅Verilog HDL语言参考书，在设计的实践中逐步掌握。