段数码显示译码器设计工作方案.docVIP

附表1： 广州大学学生实验报告 开课学院及实验室：物理与电子工程学院-电子楼317室2016年4月28日 学院 物电 年级、专业、班 姓名 Jason.P 学号 实验课程名称 EDA技术实验 成绩 实验工程名称 7段数码显示译码器设计 指导教师 实验目的： 学习7段数码显示译码器设计；学习VerilogHDL的多层次设计方法。 实验内容： 1、实验原理: 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。 2、实验步骤： 表4-1 7段译码器真值表图4-1 共阴数码管及其电路 （1）首先按7段译码器真值表，完成7段BCD码译码器的设计。作为7段BCD码译码器，输出信号LED7S的7位分别接如图4-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。 （2）设计该译码器，在QuartusII上对其进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形（提示：用输入总线的方式给出输入信号仿真数据）。引脚锁定及硬件测试。建议选