组成原理-二版-唐朔飞著-课后习题详解.docVIP

莁 存储器 薇12. 画出用1024×4位的存储芯片组成一个容量为64K×8位的存储器逻辑框图。要求将64K分成4个页面，每个页面分16组，指出共需多少片存储芯片。 蒆解：设采用SRAM芯片，则： 节总片数 = （64K×8位） / （1024×4位）= 64×2 = 128片 袂题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量： 芈页面容量 = 总容量 / 页面数 = 64K×8 / 4 = 16K×8位，4片16K×8字串联成64K×8位 芅组容量 = 页面容量 / 组数 ? = 16K×8位 / 16 = 1K×8位，16片1K×8位字串联成16K×8位 莂组内片数 = 组容量 / 片容量 = 1K×8位 / 1K×4位 = 2片，两片1K×4位芯片位并联成1K×8位 芃存储器逻辑框图：（略）。 螆14. 某8位微型机地址码为18位，若使用4K×4位的RAM芯片组成模块板结构的存储器，试问： 芇（1）该机所允许的最大主存空间是多少？ 蒂（2）若每个模块板为32K×8位，共需几个模块板？ 荿（3）每个模块板内共有几片RAM芯片？ 蒈（4）共有多少片RAM？ 肆（5）CPU如何选择各模块板？ 蒂解：（1）该机所允许的最大主存空间是：218 × 8位 = 256K×8位 = 256KB 螀（2）模块板总数 = 256K×8 / 32K×8 = 8块 膀（3）板内片数 = 32K×8位 / 4K×4位 = 8×2 = 16片 螅（4）总片数 = 16片×8 = 128片 薂（5）CPU通过最高3位地址译码输出选择模板，次高3位地址译码输出选择芯片。地址格式分配如下： 膁 薈 薄15. 设CPU共有16根地址线，8根数据线，并用（低电平有效）作访存控制信号，作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要求： 蚁（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区。 薂（2）指出选用的存储芯片类型及数量。 莀（3）详细画出片选逻辑。 薇解：（1）地址空间分配图： 螁 系统程序区（ROM共4KB）：0000H-0FFFH 虿 用户程序区（RAM共12KB）：1000H-3FFFH 螈 ? （2）选片：ROM：选择4K×4位芯片2片，位并联 莆? ? ? ? ? ? ? RAM：选择4K×8位芯片3片，字串联(RAM1地址范围为:1000H-1FFFH,RAM2地址范围为2000H-2FFFH, RAM3地址范围为:3000H-3FFFH) 袁 ? （3）各芯片二进制地址分配如下： 肀 蒀A15 膅A14 膅A13 蒁A12 羇A11 膈A10 芅A9 袂A8 虿A7 羆A6 莅A5 节A4 膇A3 蒁A2 膁A1 膅A0 薅ROM1,2 芀0 芁0 薆0 肃0 芃0 莀0 羇0 螅0 肂0 蒀0 莈0 膃0 螁0 薀0 薅0 袅0 薀 蚀0 羆0 莂0 薃0 蚀0 莆1 肄1 莁1 螀1 螇1 薂1 膀1 袀1 膈1 芄1 膃1 罿RAM1 芅0 羆0 羂0 聿1 蚆0 蒄0 蚁0 腿0 肇0 膆0 蒀0 腿0 蒈0 薄0 蒃0 艿0 薅 莅0 节0 荿0 羅1 螃1 肀1 葿1 莆1 蒅1 衿1 芅1 薃1 虿1 薈1 莄1 羄1 莁RAM2 莇0 蒄0 肁1 衿0 膆0 薄0 蒂0 薁0 腿0 蚄0 袃0 肈0 羈0 螄0 芄0 螀0 蚆 螄0 蚄0 膈1 蝿0 袄1 袁1 袀1 蒈1 羄1 节1 蚂1 芇1 肃1 蒁1 羈1 袄1 羂RAM3 袂0 蚀0 羇1 肂1 聿0 肈0 蚆0 膁0 蒀0 袀0 蒅0 薅0 袁0 芈0 蒈0 薅0 节 羀0 芇0 蚅1 蚃1 蒈1 肆1 螅1 螀1 腿1 螅1 袅1 膀1 蚇1 袇1 羅1 薁1 荿CPU和存储器连接逻辑图及片选逻辑如下图(3)所示： 图（3） 25. 什么是“程序访问的局部性”？存储系统中哪一级采用了程序访问的局部性原理？ 答：程序运行的局部性原理指：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大 (大约 5:1 )。存储系统中Cache-主存层次和主存-辅存层次均采用了程序访问的局部性原理。 28. 设主存容量为256K字，Cache容量为2K字，块长为4。 （1）设计Cache地址格式，Cache中可装入多少块数据？ （2）在直接映射方式下，