具有基体触发技术之互补式矽控整流器.DOC

PAGE PAGE 2 第17屆台灣靜電放電防護技術暨可靠度技術研討會(14pts, 標楷體, bold) 作者 (12pts, 標楷體, bold) 服務單位 (11pts, 標楷體) 地址、電子郵件信箱 (11pts, 標楷體) 摘要--請在此處填入論文摘要，長度不超過二百字。 關鍵字：靜電放電 (Electrostatic Discharge, ESD)，基體觸發 (substrate-triggered)，阻隔金屬矽化物的光罩(silicide-blocking mask)。 1. 引言 圖1(a)和1(b)分別是具有堆疊二極體的p型和n型基體觸發矽控整流器的元件結構。和傳統的橫向矽控整流器相比，在p型基體觸發矽控整流器的基體上多了一個做為觸發端(trigger node)的P+擴散區(diffusion)。當觸發電流流入此觸發端則會觸發該矽控整流器進入閉鎖狀態(latching state)。 在此種保護電路架構下，堆疊二極體的數目是和積體電路在應用上的最高供應電壓(power supply voltage)有關。為了要避免電路正常運作下可能發生的閉鎖現象，整體靜電放電防護電路的持有電壓(holding voltage, Vh)必須要大於最高供應電壓。對於帶有k個堆疊二極體的基體觸發矽控整流器來說，整體的持有電壓可表示為: Vh=Vh_SCR + k ? VD (1) 其中Vh_SCR是單一p型或n型基體觸發矽控整流器的持有電壓(~1.35V)，VD是單一二極體在順向偏壓(forward-biased)條件下的導通電壓(cut-in voltage, ~0.6V)。 2. 靜電放電防護電路設計 2.1 輸入/輸出端的靜電放電防護設計 圖5為利用互補式基體觸發矽控整流器做為輸入/輸出端的靜電放電防護電路。其中p型基體觸發矽控整流器的p型觸發端連接到反相器1(inverter, inv_1)的輸出，n型基體觸發矽控整流器的n型觸發端連接到反相器2(inverter, inv_2)的輸出。反相器1和2的輸入分別透過電阻接到VDD和VSS，這個電阻一般建議使用N+擴散區所寄生的電阻，如此可避免天線效應(antenna effect)[10] 對閘極氧化層之破壞。在反相器1的輸入端到VSS和反相器2的輸入端到VDD之間也加上電容，這個電容可以利用反相器輸入端的寄生電容來實現。在正常電源供應的電路操作條件下，反相器1的輸入端會偏壓在VDD的電位，因此，反相器1內的NMOS會導通而將輸出偏壓在VSS的電位。 表 I 本文中的字型大小規範 文字位置 字體大小 字型 論文題目 14 pts. 粗體字 作者姓名 12 pts. 服務單位 11 pts. 論文摘要 10 pts 粗體字 關鍵字 10 pts 章節標題 10 pts. 粗體字 本文 10 pts. 章節次標題 10 pts. 斜體字 數學式 10 pts 插圖說明文字 9 pts 表格說明文字 9 pts 表格內文 10 pts 參考文獻 9 pts 2.2 電源線間的靜電放電防護設計 除了做為輸入/輸出端的靜電放電防護電路外，p型或n型基體觸發矽控整流器也可以應用在電源線間的靜電放電防護電路。圖7(a)和7(b)分別為以帶有堆疊二極體的p型和n型基體觸發矽控整流器做為VDD到VSS間的靜電放電箝制電路。其中由電阻、電容和反相器所組成的靜電偵測電路的功能和應用在圖5中的靜電偵測電路相似，唯一不同的是，電阻電容時間常數必須設計在約1微秒(?s)的範圍內以分辨VDD電源開啟的訊號[上升時間約為毫秒(~ms)]和靜電放電的訊號[上升時間約為奈秒(~ns)][11]。 3. 實驗結果 3.1 靜電放電耐受度 本文所提出做為輸入/輸出端及電源線間的靜電放電防護元件及電路，已在0.25微米自行校準金屬矽化處理互補式金氧半導體製程中製作完成。圖8(a)和8(b)分別為具有二個堆疊二極體的p型基體觸發矽控整流器，以及帶有三個堆疊二極體的n型基體觸發矽控整流器的佈局上視圖，p型和n型基體觸發矽控整流器在本實驗中是採完全金屬矽化(fully silicided)的結構，因此和一般互補式金氧半導體的製程步驟是相符合的，不需要額外的製程修正，例如增加阻隔金屬矽化物(silicide-blocking)的光罩。 3.2 導通驗證 為了要調查由p型基體觸發矽控整流器所組成的靜電放電防護電路的導通效率，本文設計實驗量測設置如圖10(a)所示，以量測基體觸發矽控整流器導通所需的時間。 (a) (b) 圖3. (a)p型基體觸發矽控整流器的切換電壓和基體觸發電流的關係，(b)n型基體觸發矽控整流器的切換電壓和井觸發電流的關係。 圖10(b)到10(f)為在時域(t