流水线ADC的BLMS数字校准算法研究及实现-通信与信息系统专业论文.docxVIP

万方数据 万方数据 摘要 摘 要 随着半导体工艺的发展，流水线 ADC 的设计正向全数字结构的校准方向发展， 因此使得功耗、误差估计、设计难度、芯片面积等有了很大的改善。尤其是在亚 微米级、深亚微米级和纳米级的 CMOS 工艺下，可以采用大规模的数字校准技术， 使得模拟电路的性能要求和设计难度大大降低。因此，目前在很多流水线 ADC 设 计中，大多都引入了数字校准技术，并且这种趋势会在今后会更加明显。 首先，分析了流水线 ADC 的结构，总结了 ADC 的性能指标，对非理想因素 建立了误差模型，包括比较器失调误差、子 DAC 误差、ADC 失调误差、运放增 益误差、运放非线性误差。然后，根据近十年来的国内外研究成果，总结了流水 线 ADC 的数字校准技术，并将其分类为五大类：码域均衡、分裂法、跳补法、离 线法和 PN 注入，并分别对每种技术做出了优缺点分析。 同时，本文还研究了一种 BLMS 的数字校准算法，该校准技术能够在后台模 式下，自适应的校准流水线 ADC 的线性和非线性误差。结合一个 200MS/s 的流水 线 ADC，仿真结果显示，在输入 90.55MHz 的信号时，ADC 的性能能够达到 85.49dB 的 SNDR，95.21dB 的 SFDR。相比与未校准的情况，SNDR 和 SFDR 分别提高了 38.05dB 和 43.51dB。 最后，用 ASIC 流程方案