Virtuoso软件的使用技巧.ppt

* * * * * * * * * * * * * 在集成电路掩模制造过程中由于制造设备等的分辨能力的限制，要求版图的几何图形满足一定的尺寸要求。为此对每个工艺线都会制定相应的几何设计规则，如果违反这些规则，就会导致芯片无功能或成品率下降。 在版图设计过程中可能出现电路连接性错误和电学性能上的错误，如短路、开路、悬空端和孤立节点、逻辑功能不正确、电路参数不正确等。 * * * * * 节点电流：Outputs →To Be Saved Select On Schematic 保存仿真参数：Session → Save state netlist and run 与run simulation → Output log 瞬态/静态电压、瞬态/静态电流、幅度、相位、工作状态…… 仿真结果的测量 1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真 主要内容 必须确保绘制版图需要的工艺文件与版图所在的库是在同一个目录下的 Options→Display →Minor spacing LSW AV (all visible) ；NV (non visible) ； AS (all selectable) ；NS (non selectable) 。 常用的快捷键 r：绘制长方形 c：copy F4：part/full s：stretch o：添加contact或via i：调用模块 q：修改属性 k：尺 shift+k：取消所有尺 l：加label x/shift+x：进入底层模块 shift+b：返回顶层模块 shift+z ：缩小一半 ctrl+z：增大两倍 p：path shift+c：chop F3：改变操作属性 shift+f：显示具体层 ctrl+f：显示模块 u：undo 1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真 主要内容 版图的设计错误可以分成两类： 违反几何设计规则的错误——检查工具DRC(Design Rules Check)。 版图与原理图一致性的错误——检查工具LVS(Layout versus Schematic)。 Calibre →Run DRC Rules →Run DRC 查找错误 LVS(Layout vs. Schematic) Input the netlist 由版图生成.gds文件there is no errors and warning messages LVS-1 LVS-1 Run LVS LVS-2 111 # add full/relative path to replace xxx 112 setenv SOURCE_PATH /home/zhaozhe/lvs_as/op_schematic 113 #setenv SOURCE_PATH mpw_08 114 #setenv SOURCE_PATH good 115 116 # add schematic topcell name to replace xxx 117 setenv SOURCE_PRIMARY opamp 118 119 #setenv SOURCE_PRIMARY top_ma 120 #setenv SOURCE_PRIMARY HDPWM_top_with_buffer 121 #setenv SOURCE_PRIMARY dual_vco_top 122 #setenv SOURCE_PRIMARY dual_vco_vc_gen 123 124 # add full/relative path to replace xxx 125 setenv LAYOUT_PATH /home/zhaozhe/lvs_as/OP_CL_3p.calibre.gds 126 #setenv LAYOUT_PATH mpw_08.gds 127 #setenv LAYOUT_PATH ../gdsDPWM/dual_vco_top.gds 128 129 # add layout topcell name to replace xxx 130 setenv LAYOUT_PRIMARY OP_CL_3p 131 #setenv LAYOUT_PRIMA