处理器总线时序和系统总线.pptVIP

5.1 8086的引脚功能 8086微处理器是一个双列直插式、40个引脚的器件，它的引脚功能与系统的组态有关。 1. 8086 CPU的两种组态 当8086 CPU与存储器和外设构成一个计算机的硬件系统时，根据所连的存储器和外设的规模，8086可以有两种不同的组态。 最小模式：系统中只有8086一个处理器，所有的控制信号都是由8086CPU产生(MN/MX=1)。 最大模式：系统中可包含一个以上的处理器，比如包含协处理器8087。在系统规模比较大的情况下，系统控制信号不是由8086直接产生，而是通过与8086配套的总线控制器（8288）等形成(MN/MX=0)。 （1） AD15～AD0 (Address Data Bus)： 地址/数据复用信号，双向，三态。 （DMA方式下，浮空） T1状态（地址周期）AD15～AD0上为地址信号的低16位A15～A0； T2 ～ T3状态（数据周期）AD15～AD0 上是数据信号D15～D0。 （2） A19/S6～A16/S3 (Address/Status)： 地址/状态复用信号，输出。 （DMA方式下，浮空） T1状态A19/S6～A16/S3上是地址的高4位(I/O操作时全是低电平）。 在T2～T4状态，A19/S6～A16/S3上输出状态信息。 S5:表明中断允许标志的当前设置 S6：始终为低，表示8086当前与总线相连。 （4） RD#(Read) 读信号， 三态输出，低电平有效，表示当前CPU正在读存储器或I／O端口。 （DMA方式下，浮空） （5） WR#(Write) 写信号，三态输出，低电平有效，表示当前CPU正在写存储器或I／O端口。 （6）M／IO#(Memory／IO ) 存储器或I／O端口访问信号。三态输出. M／IO#为高电平时，表示当前CPU正在访问存储器， M／IO#为低电平时，表示当前CPU正在访问I／O端口。 （7）READY 准备就绪信号。由外部输入，高电平有效。 表示CPU访问的存储器或I／O端口己准备好传送数据。 当READY无效时，要求CPU插入一个或多个等待周期Tw，直到READY信号有效为止。（T3周期下降沿采样） （8）INTR( Interrupt Request) 中断请求信号，由外部输入，电平触发，高电平有效。（每个指令周期的T4状态检测） INTR有效时，表示外部设备向CPU发出中断请求，CPU在每条指令的最后一个时钟周期对INTR进行测试，一旦测试到有中断请求，并且当中断允许标志IF＝1时，则暂停执行下条指令转入中断响应周期。 （9）INTA# (Interrupt Acknowledge) 中断响应信号。向外部输出，低电平有效，表示CPU响应了外部发来的INTR信号。 （10） NMI( Non—Maskable Interrupt Request) 不可屏蔽中断请求信号。由外部输入，边沿触发，正跳沿有效。 CPU一旦测试到NMI请求信号，待当前指令执行完就自动从中断入口地址表中找到类型2中断服务程序的入口地址，并转去执行。 11）TEST# 测试信号。由外部输入，低电平有效。 当CPU执行WAIT指令时(WAIT指令是用来使处理器与外部硬件同步)，每隔5个时钟周期对TEST进行一次测试，若测试到该信号无效，则CPU继续执行WAIT指令，即处于空闲等待状态； 当CPU测到TEST输入为低电平时，则转而执行WAIT的下一条指令。 由此可见，TEST对WAIT指令起到了监视的作用。 （12）RESET 复位信号。由外部输入，高电平有效。RESET信号至少要保持4个时钟周期，CPU接收到该信号后，停止进行操作，并对标志寄存器(FR)、IP、DS、SS、ES及指令队列清零，而将CS设置为FFFFH，IP=0。 标志位：清除 SS: 0000H IP： 0000H ES: 0000H CS: FFFFH 指令队列： 空 DS: 0000H 当复位信号变为低电平时，CPU从FFFF0H开始执行程序，由此可见，采用8086CPU计算机系统的启动程序就保持在开始的存储器中。 （13）ALE(Address Latch Enable) 地址锁存使能信号，输出，高电平有效。用来