第5章QuartusII有效应用初步.ppt

第5章　 Quartus II应用初步 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.2 引脚设置与硬件验证 5.3 嵌入式逻辑分析仪使用方法 5.3 嵌入式逻辑分析仪使用方法 5.3 嵌入式逻辑分析仪使用方法 5.3 嵌入式逻辑分析仪使用方法 5.3 嵌入式逻辑分析仪使用方法 5.3 嵌入式逻辑分析仪使用方法 5.3 嵌入式逻辑分析仪使用方法 5.4 编辑SignalTap II的触发信号 5.4 编辑SignalTap II的触发信号 5.4 编辑SignalTap II的触发信号 5.5 原理图输入设计方法 5.5 原理图输入设计方法 5.5 原理图输入设计方法 5.5 原理图输入设计方法 5.5 原理图输入设计方法 5.5 原理图输入设计方法 5.5 原理图输入设计方法 5.5 原理图输入设计方法 5.5 原理图输入设计方法 5.5 原理图输入设计方法 5.5 原理图输入设计方法 5.5 原理图输入设计方法 5.5 原理图输入设计方法 习 题 习 题 习 题 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 5-5 概述Assignments菜单中Assignment Editor的功能，举例说明。 5-6 用74148和与非门实现8421BCD优先编码器，用三片74139组成一个5-24译码器。 5-7 用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示。 5-8 用原理图输入方式设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。 5-9 基于原理图输入方式，用D触发器构成按循环码(000-001-011-111-101-100-000)规律工作的六进制同步计数器。 5-10 基于原理图输入方式，应用4位全加器和74374构成4位二进制加法计数器。如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？ 5-11 用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的74163，试完成同样的设计。 5-12 用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。 5-13 用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码权重。 5-1 设计含异步清零和同步加载与时钟使能的计数器 (1) 实验目的：熟悉Quartus II的Verilog文本设计流程全过程，学习计数器的设计、仿真和硬件测试。掌握原理图与文本混合设计方法。 (2) 实验原理：参考4.3.2节。实验程序为例4-21，设计流程参考本章。 (3) 实验内容1：根据5.1节在Quartus II上对例4-21进行编辑、编译、综合、适配、仿真。说明例中各语句的作用。给出其所有信号的时序仿真波形，根据波形详细描述此设计的功能特点，包括RST、EN、LOAD、DATA，CLK等信号等异步和同步特性。查阅编译后的计数器的时序特点，从时序仿真图和编译报告中了解计数时钟输入至计数数据输出的延时情况，包括设定不同优化约束后的改善情况；以及当选择不同FPGA目