第十章存储器新设计.pptVIP

DRAM的刷新 DRAM的泄漏电流 由于pn结有泄漏，所存信息不能长期稳定保存，一般要求保持时间内，所存高电平下降不小于20％，否则刷新。 利用读操作时，SA的再生功能，对所有的DRAM单元读一遍。 刷新 封锁输入地址信号、读写信号，内部控制下逐行读 用刷新周期数/刷新间隔时间描述 同步刷新 异步刷新 DRAM的外围电路 译码电路 地址缓冲器 行、列译码器 数据输入、输出缓冲器 时钟及控制电路 对输入的N位地址进行译码，决定所选择的单元位置。 如10位行地址，可选择1024个字线 WL(0) = !A9!A8!A7!A6!A5!A4!A3!A2!A1!A0 … WL(1024) = A9A8A7A6A5A4A3A2A1A0 利用与非门 !A0 A0 !A1 A1 WL0 precharge WL1 WL2 WL3 动态译码器 分级译码 分级译码、字线电平位移 前级行译码 分组进行 主行译码 动态CMOS 字线驱动 电平位移 利用自举电路抬高至Vpp 由于写1时有阈值损失，需要采取措施抬高字线电平 对电容充电使一端到 Vdd – 在信号跳变时另一端将大于VDD –需要大电容 半电压产生电路 数据输入、输出缓冲器 双向三态单元 设计使 VB＝VDD/2 大容量时按块布置 好处： 1. 块内连线缩短 2. 逐块激活块寻址，节省功耗 第三节 SRAM SRAM的结构 SRAM的工作原理 SRAM的外围电路 SRAM的结构 6管SRAM 保存时，WL为低，M5，M6截止。若存0，则Q＝0，!Q=1=VDD。M2导通，M1截止使!Q维持VDD。 M4截止，M3导通使Q维持0。信息长期保存，直到断电。 若存1，则Q＝1 =VDD ，!Q=0。M2截止，M1导通使!Q维持0。 M4导通，M3截止使Q维持1。信息长期保存，直到断电。 由于采用了CMOS结构，消除了电源与地之间的直流通路，节省功耗 SRAM读操作 读操作时，选中单元WL为高，M5，M6导通。位线BL，!BL预充到高电平。 若读1，BL保持VDD，!BL通过导通的M1、M5放电，使!BL上的电位下降。 若读0，！BL保持VDD，BL通过导通的M3、M6放电，使BL上的电位下降。 SRAM读1 在两侧位线上形成电位差 读‘1’0 读‘0’0 为提高速度并不等一侧位线下降为低电平，而是只要位线间建立一定的信号差就送读出放大器，放大输出。 需要灵敏放大器，不用再生 SRAM写操作 写操作时，选中单元WL为高，M5，M6导通。位线BL，!BL准备好待写入的信号。写1，BL＝1＝VDD，写0， BL＝0。 BL、!BL通过M6、M5对Q、!Q强迫充放电，与单元内原先存储的状态无关。 写操作结束后，双稳单元将信息保存。 SRAM写0 SRAM 静态随机存取存储器工作原理 不需要刷新。 VDD GND Q Q WL BL BL M1 M3 M4 M2 M5 M6 6T SRAM * * * * * * * Department of Microelectronics, PKU，Xiaoyan Liu 第十章 存储器设计 第一节 简介 第二节 动态随机存储器 DRAM 第三节 静态随机存储器 SRAM 第四节 只读存储器ROM 第五节 非易失存储器 NVM 第一节 简介 一、存储器的分类 二、存储器的总体结构 三、存储器的时序 一、存储器的分类 随机存取存储器 RAM Random Access Memory 可以进行写入和读出的半导体存储器 数据在断电后消失，具有挥发性 只读存储器 ROM Read Only Memory 专供读出用的存储器，一般不具备写入，或只能特殊条件下写入。 数据在断电后仍保持，具有非挥发性。 L1 Cache L2/L3 Cache Main Memory Hard Disk Drive CPU 现代计算机系统的存储器体系结构 DRAM L3，Main Memory SRAM Cache (L1, L2) 存储器集成电路 可读写存储器 RWM 非易失读写存储器 NVRWM 只读存储器 ROM 随机存取 非随机存取 二、存储器的总体结构 三、存储器的时序 RWM的时序 第二节 DRAM DRAM的结构 ITIC DRAM的工作原理 ITIC DRAM的设计 DRAM的总体结构 DRAM的外围电路 DRAM的结构 ITIC DRAM的结构 存储电容的上极板poly接VDD，保证硅中形成反型层 存储电容下极板上电位的不同决定了存储信息，0，1 DRAM 动态随机存取存储器 由于存储在电容中的电荷会泄露，需要刷新。 ITIC DRAM的工作原理 x 存储电容 Cs＝A（COX＋Cj） 写信息（字线）WL为高，M1导通，BL（位线）对电容充放电，写1时有阈