基于FPGA流水线CPU的设计与实现.doc

... ... 分类号 密级 U D C 编号 桂 林 电 子 科 技 大 学 硕 士 学 位 论 文 题目: 基于FPGA流水线CPU的设计与实现 (英文) Design and Implementation of Pipeline RISC CPU Based on FPGA 研 究 生 姓 名： 赖兆磬 指导教师姓名、职务： 潘明副教授 申 请 学 科 门 类： 工学 学 科 、 专 业： 计算机应用技术 提 交 论 文 日 期： 2007年12月 论 文 答 辩 时 间： 2008年03月 2008年03月18日 万方数据 独创性（或创新性）声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成 果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中不包含其 他人已经发表或撰写过的研究成果；也不包含为获得桂林电子科技大学或其它教育机 构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已 在论文中做了明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切相关责任。 本人签名： 日期： 关于论文使用授权的说明 本人完全了解桂林电子科技大学有关保留和使用学位论文的规定，即：研究生在 校攻读学位期间论文工作的知识产权单位属桂林电子科技大学。本人保证毕业离校后， 发表论文或使用论文工作成果时署名单位仍然为桂林电子科技大学。学校有权保留送 交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内容，可以 允许采用影印、缩印或其它复制手段保存论文。（保密的论文在解密后遵守此规定） 本学位论文属于保密在 年解密后适用本授权书。 本人签名： 日期： 导师签名： 日期： 万方数据 摘 要 摘 要 随着微电子技术的迅速发展，集成电路的集成度越来越高，同时推动了嵌入式系 统由传统的板上系统时代进入片上系统(System on a Chip, SoC)时代。而CPU是SoC的 核心，研究如何设计与实现有效的CPU成为SoC的关键问题。 本文基于现代EDA技术，在FPGA上设计并实现一种具有MIPS风格的16位五级流 水线RISC CPU。在CPU设计和实现的过程中，所取得的主要研究成果有： (1)选定MIPS体系结构为CPU的构架，以MIPS指令集为参考，设计指令集；通过 抽象指令集中每条指令的共性，并结合流水线技术，设计五级(取指、译码、执行、访 存、写回)流水线数据通路；采用VHDL实现数据通路上的功能模块。 (2)根据数据通路所需要的控制信号，设计能使数据通路有效工作的控制通路；针 对控制相关，设计控制检测模块；针对软件异常和中断，设计中断控制器；采用VHDL实 现控制通路、控制相关检测模块和中断控制器。 (3)针对所设计CPU的特性，基于FIFO(先进先出)和LRU(最近最少使用)两种算法 设计两种指令Cache，并采用VHDL实现两种指令Cache，最后分别对两种Cache算法进 行仿真和分析。 (4)将CPU的各个模块整合成CPU整机，针对不同的CPU功能，以所设计指令集编 写测试程序进行仿真验证；将电路文件下载到硬件平台上进行验证，可以发现仿真验 证和硬件平台验证是一致的。验证结果表明了所设计CPU的有效性。 关键词：FPGA, RISC, MIPS, 流水线, VHDL – I – 万方数据 桂林电子科技大学学位论文 Abstract Along with the quick development of micro-electronics technical, the integration degree of integrated circuit is more and more high.This trend pushes the embedded system from the ages of traditional system on a board into the ages of system on a chip. However the CPU is the core of SoC, it is the key research problem that how to Design and implement valid CPU. Based on modern EDA technique, A MIPS style ?ve stages pipeline RISC CPU was designed and implemented on FPGA. During the design and implement of CPU, there is main research as follows: (1)MIPS architectu