输出时可以锁存-吉林大学课程中心.ppt

* 引脚 符号 功能 方向 2 3 4 5 6 7 8 20 22 TXD RXD RTS CTS DSR GED DCD DTR RI 发送数据 接收数据 请求发送 清除发送 数据设备准备好 信号地 数据载波检测 数据终端准备好 震铃信号 输出 输入 输出 输入 输入 输入 输出 输入 * 8255 D0 D1 D7 CS A1 A0 WR RD PB0 PB1 PB2 PB3 PB4 PB5 PB6 PB7 3：8 C B A G1 G2A G2B IOW A7 A6 A5 A4 A3 A2 A1 A0 Y4 VCC 例：8255的B端口接有8支彩灯，在方式0下顺序点亮，每灯亮1秒，循环工作。 IOR 口地址：90H 、91H、92H、93H * 程序如下： 方式控制字程序如下： MOV AL,80H OUT 93H,AL MOV AL,01HAGAIN: OUT 91H,AL CALL DELAY ；延时1秒 ROL AL,1 JMP AGAIN * 第六章计算机接口技术 内存储器与CPU接口 CPU总线负载能力及总线驱动 存储器的地址分配与片选 可编程并行接口芯片 8255A并行接口芯片 定时/计数器8253芯片 可编程串行接口芯片 人机接口、模拟量输入输出接口 §6.1内存储器与CPU接口 一、内存储器与微处理器接口的一般问题 存储器与CPU的连接可分两种方式: 通用方式:是把具有一定存储容量的存储器做成一块存储板,并可以和各种CPU组成的计算机系统相连，有通用性，板与系统的连接是通过标准系统总线，板上有自己响应的独立电路（电源、刷新等）如RAM条 专用方式:用在存储容量较小的专用系统，常将存储器与计算机的系统总线直接相连。 1.CPU总线负载能力及总线驱动 ⑴CPU的负载能力 CPU的负载是指地址总线负载和数据总线负载, 地址总线负载是指挂接到地址总线上的芯片地址线数目,即等于芯片数,数据总线负载是指挂接到数据总线上的芯片数据线的数目是指挂在总线上芯片的数目。CPU的外部总线的直流负载能力很小，只能驱动一个TTL负载。 例如4K存储器有以下4种选择: * 2.定时/计数器8253芯片 实现定时有三种方法: 软件定时:采用软件编程来实现定时和计数要求,通用灵活,但占用CPU时间 硬件定时:采用逻辑电路来外接定时部件和电阻、电容来实现。通用性差,若改变对时间和计数的要求需调整硬件。 可编程定时器：定时/计数功能和范围可由编程来灵活设置，启动后于CPU并行工作，不占CPU时间，如8253 ⑴8253的功能 ①具有三个功能完全相同的独立的16位减法计数器 ②每个计数器的计数时钟频率最高为：2MHZ ③每个计数器按BCD码和二进制方式预置初值并减1计数 ④每个计数器有六种工作方式，通过编程设定或改变 ⑤每个计数器的计数定时值，可由CPU随时读取。 通用性差,若改变对时间和计数的要求需调整硬件。 * ⑵结构②控制寄存器 存放方式选择控制字 * 计数过程中OUT端输出为低电平，计数结束时OUT端输出高电平。 * 写入控制字后，OUT高；GATE高，写入计数初值的下一个脉冲，减1计数，计数器＝1时，OUT低；计数器＝0，OUT高， * * * 扬声器发声由8255的PB1和PB0的高电平控制。 * D0~~D7双向数据信号线，传送数据和控制字。 RD读信号线，低电平有效，通常接系统总线的IOR信号。 WR写信号线，低电平有效，通常接系统总线的IOW信号。 CS片选信号线，低电平有效。 A0、A1口地址选择信号线。通常接系统总线的A0、A1，与CS 一起来决定8255的接口地址。 * 外设接口 三个并行输入输出端口 内部逻辑 A组和B组控制电路 CPU接口 数据总线缓冲器 读/写控制逻辑 * 8255A内部包含A组和B组两组控制电路， A组控制电路控制A口和C口的高四位（PC4~PC7) B组控制电路控制B口和C口的低四位(PC0~PC3) * 3、读写控制逻辑 它接收来自系统总线的A0、A1和CS以及RD、WR、RESET，将这些信号进行组合，形成控制信号发送到A组和B组控制电路。 4、数据总线缓冲器 它是一个三态双向的8位数据缓冲器，传递控制字、数据和状态信息。 2： A组和B组两个控制电路，8255A包含A组和B组两个控制电路， A组控制电路控制A口和C口的高四位（PC4~~PC7)；B组控制电路控制B口和C口的低四位（PC0~~PC3) * C口可以按位进行置位和复位， * 有三种基本工作方式： 方式0－基本输入输出 方式1－选通输入输出 方式2－双向传送方式 A口有三种工作方式，B口和C口可以工作在方式