96 v新erilog语法规定跟实例.pptVIP

Verilog HDL HDL的含义 Hardware Description Language Verilog HDL与其他HDL比较 Verilog HDL—“告诉我你想要电路做什么，我给你提供能实现这个功能的硬件电路” VHDL—和Verilog HDL类似 ABEL、AHDL—“告诉我你想要什么样的电路，我给你提供这样的电路” 什么是Verilog HDL 能够对数字逻辑电路的功能和结构进行描述的一种高级编程语言 PLD/FPGA的设计开发语言 编写程序描述数字电路的功能与结构 描述电路的功能 描述电路的结构 表达具有并行性 Verilog HDL特点 符合C语言语法习惯 简单，容易上手，缩短培训时间，如果有数字电子技术和C语言的基础，稍加学习即可编写能实现的电路。 但也仅仅是语法上的相似而已 并发执行，多条语句可能同时执行，在硬件上，实现不同功能的电路在同一时刻工作 具有时序的概念，硬件电路输入到输出存在延迟。 语法规则死，纠错仿真功能弱，错误信息不完整，较C语言更难发现错误 Verilog HDL语言的描述风格 Verilog HDL语言的描述风格，或者说描述方式，又可分为三类 行为型描述指对行为与功能进行描述，它只描述行为特征，而没有涉及到用什么样的时序逻辑电路来实现，因此是一种使用高级语言的方法，具有很强的通用性和有效性。 数据流型描述指通过assign连续赋值实现组合逻辑功能的描述。 结构型描述指描述实体连接的结构方式，它通常通过实例进行描述，将Verilog已定义的基元实例嵌入到语言中。 2选1数据选择器及仿真研究 module Mux21 (a,b,s,y); //---------------- input a,b; input s; output y; assign y = (s==0)? a : b; //-------------- endmodule //---------------- 数据流描述 module Mux21 (a,b,s,y); input a,b; input s; output y; wire d,e; //--------------1 assign d = a (~s); assign e = b s; assign y = d | e; //--------------2 endmodule 行为级描述 Logical operators逻辑运算符 （与）、 ||（或）、 ! （非） 与逻辑优先级别高于或逻辑，但都低于关系和等式运算符。 results——1（真）、0（假） and x（不确定值）。 结构型描述 4选1数据选择器实例之一 module mux4_1(out,in0,in1,in2,in3,sel); output out; input in0,in1,in2,in3; input[1:0] sel; reg out; always @(in0 or in1 or in2 or in3 or sel) case(sel) 2b00: out=in0; 2b01: out=in1; 2b10: out=in2; 2b11: out=in3; default: out=x; endcase endmodule wire [7:0] bus; //8位矢量网表 bus reg [0:40] addr; //41位矢量寄存器addr reg [-1:4] b; //6位矢量寄存器b bus[0] //bus的第0位 bus[2:0] //bus的三位最低有效位。注意不能用bus[0:2]，应和定义中保持一致。 addr[0:1] //addr的两位最高有效位 数的表示方法 整型常量 decimal, hexadecimal, octal or binary format. 两种表达方法 简单的十进制数. 10,9,156. 位宽（可选） 进制0-9 and a to f（hexadecimal） attention! 必须在进制符号前加“”号，并且“”号和进制符号间不能存在空格 进制符号：b或B（二进制），d或D（十进制），h或H（十六进制），o或O（八进制） 659 // A signed decimal number h 837FF // is a hexadecimal number b101 //is a 3-bit binary number o7460 // is a