片上系统PLB总线及其相关模块的设计与验证.pdfVIP

代 号 10701 学 号 1086190644 分类号 TN4 密 级 公开 U D C 编 号 题 （中、英文）目 片上系统PLB 总线及其相关模块的设计与验证 Design and Verification of SoC PLB Bus and Relevant Module 作者姓名 张开晶 学校指导教师姓名职称 刘毅 教授 工程领域集成电路工程企业指导教师姓名职称 田泽 研究员 论文 类型 应用基础技术 提交论文日期二零一三年一月 独创性（或创新性）声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果。 尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中不包含其它人已 经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或其它教育机构的学位 或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做 了明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切相关责任。 本人签名： 日期 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究生在校 攻读学位期间论文工作的知识产权单位属西安电子科技大学。本人保证毕业离校后，发 表论文或使用论文（与学位论文相关）工作成果时署名单位仍然为西安电子科技大学。 学校有权保留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部 分内容，可以允许采用影印、缩印或其它复制手段保存论文。（保密的论文在解密后遵 守此规定） 本学位论文属于保密，在 年解密后适用本授权书。 本人签名： 日期 导师签名： 日期 摘 要 总线及其接口的效率决定了SoC 系统的效率，低效率的总线不仅影响系统之间各个 模块的通信性能，削弱系统的性能，而且会占用大量本来就有限的片上系统资源。PLB 总线是IBM 开发的CoreConnect 总线中的最重要组成部分。PLB 总线的相关技术目前主 要被国外大公司掌握着，为了研发自主知识产权的核心技术，并为今后的应用开发做铺 垫，本文对PLB 总线做了工程研究。 本文的工作主要是以 PCI 总线以及存储器作为从设备，设计出了符合要求的 PLB 总线接口以及总线控制模块。首先，分析比较市场上常见的五种总线规范，深入研究了 PLB 总线协议以及PLB 总线接口的结构与机制。然后，在理解PLB 总线时序以及本文 内部各子模块的功能与工作机制的基础上，设计PLB 总线模块、DMA 模块、桥接器模 块，并使用Verilog 硬件描述语言实现这些模块的功能。最后，搭建PLB 总线接口验证 平台，提出了可行的验证策略，验证该系统的读写功能并分析结果。 通过验证，证明本文所设计的 PLB 总线读写模块符合应用环境要求，能够完成读 写功能。 关键词： SoC PLB 总线 设计 验证 Abstract The efficiency of the bus and its interface determines the efficiency of the SoC. Not only does the inefficient bus affect the communication performance between various modules in the sys