数字电路课程设计报告 设计课题： 数字电子钟逻辑电路设计.docVIP

. . ? 数字电路课程设计报告 设计课题： 数字电子钟逻辑电路设计 班 级：13级电子科学与技术 姓 名：风流书生 学 号：111300218 指导老师：杨老师 设计时间：2016年1月18日~20日 学 院：物理与信息工程学院 内容摘要 数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用：小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。数字电子时钟是一个对标准频率（1Hz）进行计数的计数电路。通常使用石英晶体振荡器电路构成数字钟，以保证其频率的稳定。以16进制芯片74HC161设计成6或10进制来实现时间计数单元的计数功能。采用CD4511作为显示译码电路。选择LED数码管作为显示单元电路。由CD4511把输进来的二进制信号翻译成十进制数字，再由数码管显示出来。 目 录 一、 内容提要 二、 设计任务和要求 三、 总体方案选择的论证 四、 单元电路的设计、元器件选择和参数计算 五、 电路图 六、 组装与调试 七、 所用元器件 八、 设计总结 九、 附录 十、 参考文献 数字电子钟逻辑电路设计 内容提要 本次课程设计的目的是通过设计与实验，了解CD4060、CD4511，74HC74、74HCl61、74HC00、74HC04等芯片的功能和管脚排列，进一步理解设计方案与设计理念，扩展设计思路与视野。 二、设计任务和要求 用中小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下： 1．由晶振电路产生1Hz 标准秒信号。 2．秒、分为00—59六十进制计数器。 3．时为00—23二十四进制计数器。 4．周显示从1—日为七进制计数器。 5．可手动校正：能分别进行秒、分、时、日的校正。只要将开关置于手动位 置，可分别对秒，分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。 三、总体方案的论证 系统框图 根据设计方案，对照数字电子钟的框图，可分为以下几个模块进行设计： 秒脉冲发生器、计数译码、数码显示、校正电路 秒脉冲发生器:是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量。通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz标准秒脉冲。 计数译码:秒、分、时、日分别为60、60、24 和7 进制状态表计数器。秒、分均为六十进制，即显示00～59，它们的个位为十进制，十位为六进制。时为二十四进制计数器，显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4 时清零，就为二十四进制了。 数码显示:采用共阴的数码管。 校正电路:由于走时不准确而造成显示的时间跳变过快或过慢，此时就要对表进行校准。这一功能利用手动单脉冲或连续脉冲输入对其进行校准。 四、单元电路的设计、元器件选择和参数计算 元器件选择 74HC00：2输入端四与非门，极限电源电压7V。74HC04：内含6组相同的反相器,极限电源电压7V。 74HC74：是个双D触发器，可以做成二分频,极限电源电压7V。 74HC161：可预置同步4位二进制计数器，即16进制，异步复位工作电压到6V，可以与74LS161互替兼容。 CD4060：14级计数器，最大可以进行14分频，电压范围宽，应该可以工作在3V～15V。 CMOS BCD—锁存/7 段译码/驱动器，用于驱动共阴极LED（数码管）显示器的BCD码—七段码译码器，电源电压范围：3V~18V。 晶振：32768Hz的晶振经过15分频可以得到1Hz的信号。 单元电路设计 Q0 Q1 Q2 Q3 状态表 Q0 Q1 Q2 Q3 Y 0 0 0 0 0 1 0 0 0 1 0 1 0 0 2 1 1 0 0 3 0 0 1 0 4 1 0 1 0 5 0 1 1 0 6 1 1 1 0 7 0 0 0 1 8 1 0 0 1 9 Q3Q2Q1Q0分别对应74HC161芯片的11、12、13、14引脚，24、60进制都要拆开为十位和个位显示。 1、晶振电路 该电路产生1Hz和4Hz时钟信号，连接到CD4060上，2引脚输出4Hz,3引脚输出2Hz。3引脚的输出经芯片二分频后得到1Hz的秒脉冲信号，2引脚设计为校正时钟的信号。 2、日和时电路 小时是二十四进制，个位是0、1时是十进制的计数，小时个位接11、14引脚与非后成为置位端，十进制的9端接高电平，1端使能端和个位的1端连接，时为23时进位时置位。小时的个位12和十位的13端口与非成为时的个位十位使能端。周是让6端日的进位接到74HC161的2端时钟线，日的74HC161芯