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锁相环(PLL)基本原理 作者：Ian Collins 共享 摘要： FREF Phase Low-Pass Detector Filter VCO N × FREF 锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路 到用于高性能无线电通信链路的本振(LO) ，以及矢量网络分析仪 (VNA) 中的超快开关频率合成器。本文将参考上述各种应用来介绍 ÷ N Counter PLL电路的一些构建模块，以指导器件选择和每种不同应用内部 的权衡考虑，这对新手和PLL专家均有帮助。本文参考ADI公司的 图2. PLL基本配置 ADF4xxx和HMCxxx系列PLL和压控振荡器(VCO) ，并使用ADIsimPLL （ADI 公司内部PLL电路仿真器）来演示不同电路性能参数。 鉴频鉴相器 V+ 基本配置：时钟净化电路 锁相环的最基本配置是将参考信号(F )的相位与可调反馈信号(RF ) U4 REF IN Up HI D1 Q1 P1 F0 的相位进行比较，如图1所示。图2中有一个在频域中工作的负反 馈控制环路。当比较结果处于稳态，即输出频率和相位与误差检 U1 测器的输入频率和相位匹配时，我们说PLL被锁定。就本文而言， +IN CLR1 我们仅考虑ADI公司ADF4xxx 系列PLL所实现的经典数字PLL架构。 OUT Delay 该电路的第一个基本元件是鉴频鉴相器(PFD) 。PFD将输入到REFIN U3 的频率和相位与反馈到RF 的频率和相位进行比较。ADF4002是一 IN 款可配置为独立PFD （反馈分频器N = 1）的PLL 。因此，它可以 CLR2 Down 与高质量压控晶体振荡器(VCXO)和窄低通滤波器一起使用，以净