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数字电路与 逻辑设计实验（上） 实 验 报 告 学院： 信息与通信工程学院 班级： 2013211119 姓名： 王译锌 学号： 2013210563 班内序号： 16 一、实验名称与任务要求 实验名称：数字电路与逻辑设计实验（上） 任务要求： 本学期数字实验课分为4次，每次4学时，具体安排如下： 实验一： 实验内容：Quartus II原理图输入法设计与实现 实验题目：（1）半加器（2）全加器（3）利用74138实现函数 实验二： 实验内容：用VHDL设计与实现组合逻辑电路 实验题目：（1）数码管译码器（2）8421码转余3码（3）奇校验器 实验三： 实验内容：用VHDL设计与实现时序逻辑电路 实验题目：（1）8421十进制计数器（2）分频器（3）将（1）、（2）和数码管译码器 3 个电路进行链接，并下载到实验板显示计数结果 实验四： 实验内容：用VHDL设计与实现相关电路 实验题目：数码管动态扫描控制器、点阵行扫描控制器（二选一） 二、实验三（3）和实验四模块端口说明与连接图 （一）、实验三（3）模块端口说明与连接图 实验三（3）要求将8421十进制计数器、分频器和数码管译码器三个电路进行连接。 对于整个电路，输入端口包括输入的时钟信号clk，数码管译码器的灭灯bi和试灯lt信号，译码器的地址选择信号address（选择哪一个灯亮）和计数器的清零dclear；输出端口包括数码管译码器的输出控制信号y（控制显示的数字）和对应于输入地址的亮灯信号cat（选择哪一个灯亮）。其端口的VHDL描述如下： ENTITY DisCounter IS PORT( clk : IN STD_LOGIC; lt,bi : IN STD_LOGIC; cclear : IN STD_LOGIC; address : IN STD_LOGIC_VECTOR(2 DOWNTO 0); cat : OUT STD_LOGIC_VECTOR(5 DOWNTO 0); y : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END DisCounter; 8421十进制计数器的输入端口包括输入时钟信号clk，计数清零信号clear；输出包括计数器的计数输出cnt。其VHDL描述如下： COMPONENT Counter10 PORT( clk,clear : IN STD_LOGIC; cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END COMPONENT; 12分频器的输入端口为输入时钟信号clki；输出端口为经过分频的输出的时钟信号clko。其VHDL描述如下： COMPONENT Div12 PORT( clki : IN STD_LOGIC; clko : OUT STD_LOGIC ); END COMPONENT; 数码管译码器的输入端口包括输入8421码的端口code，灭灯信号bi和试灯信号lt，选择亮灯信号c；输出包括译码结果对应的显示控制信号y和选择需要亮的灯的信号cat。其VHDL实现如下： COMPONENT Seg7_1 PORT( code : IN STD_LOGIC_VECTOR(3 DOWNTO 0); lt,bi : IN STD_LOGIC; c : IN STD_LOGIC_VECTOR(2 DOWNTO 0); cat : OUT STD_LOGIC_VECTOR(5 DOWNTO 0); y : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END COMPONENT; 数字显示译码器的连接图如下： （二）、实验四模块端口说明与连接图 本实验包括三部分。下面依次介绍端口： 1、012345的静态显示 该部分输入信号只有时钟信号clk；输出信号包括了对显示的数字的控制信号partout和控制显示数字的LED灯的信号catout。其VHDL实现如下： ENTITY Scan1 IS PORT(clk: IN STD_LOGIC; partout: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); catout: OUT STD_LOGIC_VECTOR(5 DOWNTO 0) ); END Scan1; 其中分频器的输入和输出分别为输入的时钟clki和分频得到的时钟信号clko。其VHDL实现如下： COMPONENT Div PORT(clki: IN STD_LOGIC; clko: OUT STD_LOGIC ); END COMPONENT