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专用集成电路设计实验报告 时序逻辑的特性 姓名： 学号： 班级： 指导老师： 实验目的 1.理解CMOS静态传输门寄存器的结构和时序特性。 2.了解SPICE仿真模型、门级（RTL级）仿真模型、电路综合模型之间的区别。 实验内容 静态CMOS传输门主从正沿触发寄存器的结构如下图所示。 描述其工作原理。 设使用0.25um工艺，NMOS管的尺寸为L = 0.250um，W = 0.375um；PMOS管的尺寸为L = 0.250um，W = 1.125um。仿真反相器和传输门的延时。 计算寄存器的建立时间、保持时间、传播延时。 根据（c）中计算出的时序特性参数，调整D和CK之间的相位关系，使用SPICE分别仿真D的变化满足建立时间要求、不满足建立时间要求、满足保持时间要求、不满足保持时间要求的情况。 图1.1 静态CMOS传输门主从正沿触发寄存器的结构图 答：a）工作原理： 当时钟处于低电平时（CLK=0），T1导通T2关断，输入D被采样到节点Qm上。在此期间，T3和T4分别关断和导通。交叉耦合的反相器（I5，I6）保持从锁存器的状态。当时钟上升到高电平时，主级停止采样输入并进入维持状态。T1关断T2导通，交叉耦合的反相器I2和I3保持Qm状态。同时，T3导通T4关断，Qm被复制到输出Q上。 b)反相器延时： 仿真波形图如图1.2所示。 图1.2 反相器延时仿真波形图 Measure输出文件为： $DATA1 SOURCE=HSPICE VERSION=U-2003.09 .TITLE *dai78_1object invt1dlay invt2dlay temper alter# 2.795e-11 1.937e-11 25.0000 1.0000 输入下降延时：2.795e-11s 输入上升延时：1.937e-11s （这里及以下计算的都是50%——50%延时） 传输门延时： 仿真波形如图1.3所示 这里设置传输门的C端（Nmos的栅极）为高电平，输入A为脉冲信号，测试B端输出的延时。 图1.3 传输门的延时 Measure输出文件为： $DATA1 SOURCE=HSPICE VERSION=U-2003.09 .TITLE *dai78_1object invt1dlay invt2dlay temper alter# 1.204e-11 1.108e-11 25.0000 1.0000 上升沿延时：1.204e-11s 下降沿延时：1.108e-11s 该部分的程序为： *dai78_1object .lib cmos25_level49.txt TT .options post=2 .tran 1ps 1ns .probe .global pvcc vcc Vcc pvcc 0 dc 2.5V V1 A 0 pulse(0V 2.5V 0ps 0ps 0ps 200ps 400ps) V3 C 0 dc 2.5V *pulse(0V 2.5V 0ps 0ps 0ps 200ps 400ps) .subckt inv in out m1 out in GND GND NMOS L=0.25u W=0.375u m2 out in pvcc pvcc PMOS L=0.25u W=1.125u .ends .subckt trang A B C0 C m1 B C0 A pvcc PMOS L=0.25u W=1.125u m2 B C A GND NMOS L=0.25u W=0.375u .ends x1 C C0 inv x2 A out C0 C trang .measure tran invt1dlay trig V(A) val=1.25V td=0 rise=2 + targ V(out) val=1.25V td=0 rise=2 .measure tran invt2dlay trig V(A) val=1.25V td=0 fall=2 + targ V(out) val=1.25