第二课-ADSP处理器EBIU接口课件.ppt

接口信号 EBIU端口引脚 引脚类型 描述 ADDR[19:1] O 外部地址总线 DATA[15:0] I/O 外部数据总线 /AMS[3:0] O 异步存储器选择 /AWE O 异步存储器写使能 /ARE O 异步存储器读使能 /AOE O 异步存储器输出使能 ARDY I 异步存储器准备响应 /ABE[1:0] O 字节使能 异步存储器的接口信号 /ABE0、/ABE1是字节使能信号，允许字节写入16位的存储器。在存储器读期间，/ABE0、/ABE1都为低电平。在写一个低字节到16位存储器时，/ABE0为低电平、/ABE1高电平；而写一个高字节到16位存储器时，/ABE0为高电平、/ABE1为低电平。ARE，AOE都可以与异步存储器的OE相连。下图是ADSP-BF533处理器通过EBIU与16位SRAM的接口实例。 DSP与SRAM的接口图 有关寄存器 全局控制寄存器（EBIU_AMGCTL）：当接有外部存储器设备时，必须在寄存器EBIU_AMGCTL中使能存储器块。 EBIU_AMBCTL0和EBIU_AMBCTL1寄存器：各存储器块的一些时间参数，以SCLK为单位，可以通过编程写这两个寄存器来控制，这些参数包括：建立时间，读访问时间，写访问时间，保持时间。还可以编程控制是否利用信号ARDY来增加额外的访问时间。 　 异步存储器的读写时序 异步存储器连续读两次时序 异步存储器写时序 通过编程可以利用ARDY信号增加额外的访问时间。一旦使能，在读/写访问的最后一个时钟周期，会对ARDY信号进行采样（其极性可以编程设置），如果有效，就会延长访问周期。也可以通过编程忽略该信号。 同步DRAM控制器 SDRAM控制器（SDC）控制处理器与同步DRAM之间的数据传输。与PC133兼容的SDRAM控制器可以通过编程与高达128MBytes的SDRAM接口。内部最高可以配有4个SDRAM banks,SDRAM控制器允许为内部SDRAM的每个banks同时打开一个通道,从而提高系统性能，同时利用一个可编程的刷新计数器，协调变化的时钟频率与SDRAM所要求的刷新率，并且支持自我刷新模式。 SDC的接口信号 EBIU端口引脚 引脚类型 描述 ADDR[19：18] ADDR[16：1] O 外部地址总线，与SDRAM地址引脚相连。ADDR[19:18]为块地址，与SDRAM的BA[1:0]相连。 DATA[15：0] I/O 外部数据总线 O SDRAM行地址选通引脚 O SDRAM列地址选通引脚 O SDRAM写使能 SDQM[1：0] O SDRAM数据屏蔽引脚 O 外部SDRAM存储块选择引脚 SA10 O SDRAM的A10引脚。当AMC控制EBIU时，SA10允许SDC对SDRM进行充电。 SCKE O SDRAM的时钟使能端 CLKOUT O SDRAM的时钟输出引脚，以SCLK的速率运行 SDC的接口信号及功能描述 ADSP-BF533与SDRAM的连接图 SDC配置 在对SDRAM进行读写操作前首先须对SDRAM进行初始化，在ADSP-BF533处理器中，SDRAM初始就是对ADSP-BF533处理器的SDRAM控制器（EBIU_SDRRC，EBIU_SDBCTL和EBIU_SDGCTL）进行初始化配置。 SDRAM刷新率控制寄存器（EBIU_SDRRC）中的RDIV区域用来设置SDRAM的刷新率。SDRAM存储器块控制寄存（EBIU_SDBCTL）中的EBS位用来决定SDRAM空间的大小，EBE位用来使能外部存储器块 。 SDRAM存储器全局控制寄存器（EBIU_SDGCTL）用来确立SDRAM的定时周期包括CL，TRAS，TRCD，TWR，EBUFF；SDRAM时钟的使能（由SCTLE决定）；以及SDRAM上电时序的选择和使能（由PSM和PSSE位决定）。 在SDRAM上电时序开始之前，对SDRAM地址区间的访问（不管EBE位的状态），都产生一个内部总线错误，在上电时序完成之后，如果外部存储器没有使能，任何访问将导致硬件错误中断。 SDC开始上电时序之前，首先PSSE位必须置1，使能SDRAM上电时序，其次对使能的SDRAM块进行一次读或者写访问，使得SDC获得总线的使用权，这次访问会有一定的延迟，因为它是在上电时序完成之后才发生的，而上电时序需要一定的时钟周期。 总线请求与授予 处理器可以将数据、地址总线的控制权让给外部控制器。当外部设备请求总线的使用的权时，它会驱动BR信号有效，如果没有其他的内部请求，处理器会响应此请求： 将数据、地址总线和异步存储器的控制信号置为三态，同步存储器的控制信号有选择的置为三态 使总线授予信号BG有效 如果处理器将总线的控制权让给一