3.Verilog-HDL硬件描述语言.pptVIP

运算符-逻辑运算符（一） 包括： 逻辑与 || 逻辑或 ！ 逻辑非 语法：（表达式1） 逻辑运算符 （表达式2） 运算结果为0或1，例： Crd=b0; //0为假 Dgs=b1; //1为真 CrdDgs //结果为0（假） Crd||Dgs //结果为1（真） !Dgs //结果为0（假） 运算符-逻辑运算符（二） 逻辑与（）的真值表： 逻辑或（||）的真值表： 运算符-按位逻辑运算符（一） 包括： ~ 一元非，相当于非门运算 二元与，相当于与门运算 | 二元或，相当于或门运算 ^ 二元异或，相当于异或门运算 ~^, ^~ 二元异或非，即同或，相当于同或门运算 在输入操作数的对应位上按位操作，产生向量结果。 运算符-按位逻辑运算符（二） 按位逻辑运算符真值表： 运算符-按位逻辑运算符（三） 例： 如果操作数长度不相等，长度较小的操作数在最左端填0补位。例如： A = b0110; B = b0100; A|B //结果为b0110 AB //结果为b0100 b0110^b10000 //与下式的操作相同 b00110^b10000 //结果为：b10110 运算符-条件运算符 根据条件表达式的值选择表达式 语法：cond_expr ? expr1 : expr2; 如果cond_expr为真（1），选项expr1，如果cond_expr为假（0），选择expr2.如果cond_expr为x或z，结果是按以下逻辑expr1和expr2按位操作的值：0与0得1，1与1得1，其余情况为x 例： wire [2:0] Student = Marks18 ? Grade_A : Grade_C; //计算表达式Marks18,如果为真，Grade_Aa赋值给Stuent； //如果为假，Grade_c赋值给Student 运算符-连接运算符 将小表达式合并形成大表达式 语法：{expr1, expr2, …, exprN} 例： wire [7:0] Dbus; assign Dbus[7:4] = {Dbus[0], Dbus[1], Dbus[2], Dbus[3]}; //以反转的顺序将低端4位赋给高端4位 assign Dbus = {Dbus[3:0}, Dbus[7:4]}; //高4位与低4位交换 运算符：移位运算符 左移位运算符 右移位运算符 语法：an 或 an a代表要进行移位的操作数，n代表要移几位。 逻辑移位，移出的位用0填补 例1：若A=5’b11001,则： A2的值为5’b00110 A2的值为5’b00100 Verilog HDL基本语法 标识符 注释 格式 数字值集合 数据类型 运算符 If_else语句 Case语句 If_else语句 用来判定所给定的条件是否满足，根据判定的结果（真或假）决定执行给出的两种操作之一。 三种形式： If_else语句的三种形式 (1): if(condition) procedural_statement; (2): if(condition) procedural_statement_1; //语句1 else procedural_statement_2; //语句2 (3)： if(condition_1) procedural_statement_1; //语句1 else if(condition_2) procedural_statement_2; //语句2 . . . else if(condition_m) procedural_statement_m; //语句m else procedural_statement_n; //语句n 说明： 1.if语句后面都有表达式，一般为逻辑表达式或关系表达式。0、x、z按“假”处理，1按“真”处理。 2.注意分号的使用，if、else合起来是一条语句，else不能单独使用 3.if、else后面如果有多个操作语句，必须用begin和end关键字包含起来组成为一个复合语句，例 if(ab) begin out1=int1; out2=int2; end else begin out1=int2; out2=int1; end 说明： 4.允许一定形式的表达式简写，例如： 5.if语句的嵌套