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2020-01-21 发布于广东
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Verilog HDL 8选1多路选择器.pdf

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用verilog hdl 设计多路选择器是很容易的，下面是带使能控制信号en 的数据位宽可由用户定义的（这里默认8位）多路选择器程序。 moudleSzl_8(addr,a,b,c,d,e,f,g,h,en) input [2:0]addr; input [width-1:0]a,b,c,d,e,f,g,h; input en; output[width-1:0] Mout; reg[width-1:0]Mout; parameter width=8; always@(adderora orb orc ord ore orf org orhoren) begin if(!en) //en 低电平使多路选择器工作 case(addr) 3b000:Mout=a; 3b001:Mout=b; 3b010:Mout=c; 3b011:Mout=d; 3b100:Mout=e; 3b101:Mout=f; 3b110:Mout=g; 3b111:Mout=h; endcase else //en 高电平关闭多路选择器 Mout=0; end Endmoudle