锁相环片上抖动测量电路优化设计.pdfVIP

摘要 摘要 随着数字系统及网络对计算量和通讯速度要求的不断提高，高速串行互连技术得到了广泛应用。 andData 时钟数据恢复(Clock 据进行精确定时，并将数据从噪声环境中提取出来，因此锁相环决定了整个系统性能。抖动是评估 锁相环性能的重要指标，相比于其它类型抖动，CDR系统更关注锁相环时序抖动。 本文针对CDR系统中锁相环时序抖动测量这一需求，对传统游标延时链电路进行改进，完成了 一款锁相环片上抖动测量电路优化设计，该电路由测量电路和校准电路构成。优化设计主要体现在g 1)不同分辨率的延时链结构设计，大大降低了延时链级数及电路面积开销；2)数控校准方案设计， 包括分辨率校准和分辨率校正，分辨率校准用于确定电路实际分辨率，分辨率校正可改善在外界非 理想因素影响下恶化的分辨率，提高测量精度；3)高精度数控延时单元设计，包括4位控制信号， 其控制的延时按照特殊权重进行编码，具有调节精度高、可调范围大等优点，可以有效降低在非理 想效应影响下的分辨率波动。 本文设计的电路采用TSMC 1P6M 173．431un。 O．131ma CMOS工艺，整个电路面积为217．129mX 后仿真结果表明：NC(Normal Case)情况下，校正前后的 Case)情况下，测量分辨率为1．42ps，测量误差为2．07％；WC(Worst 关键词：游标延时链，抖动，锁相环，校准，时钟数据恢复 万方数据 Abstract withthe and of and network’S Along digitalsystem increasingrequirementhighspeedcomputation has serialinterconnect becomemoreand used．Clock communication,high technology more、^ridely speed Data andData isthecore ofthis uses part Recovery(ClockRecovery)system technology,itusually ofthe extmctsdatafromthe phase-lockedloop(PLL)toprovideprecisetiming data，and noisy PLLdeterminesthe ofthewhole Jitterisan metricin environment,SO performance system important the of withother systemmoreattention evaluatingperfommncePLL．Comparedtypesofjitter,CDRpays tothe ofPLL． timingjitter Basedonthe s