第12周数字电路与逻辑设计大课.pptVIP

并行输入/并行输出移位寄存器 74HC195 4位并行存取移位寄存器的时序图 清零 串行移位 数据输入 串行移位 置数 并行数据输入 并行输出 * * 广州大学华软软件学院电子系 复习 8.4 同步计数器的设计 复习：同步计数器的设计 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。 主要内容与要求 9.1 掌握基本移位寄存器的功能 9.2 理解串行输入/串行输出移位寄存器 9.3 理解串行输入/并行输出移位寄存器 9.4 理解并行输入/串行输出移位寄存器 9.5 理解并行输入/并行输出移位寄存器 第9章 移位寄存器 9.1 基本移位寄存器的功能 9.2 串行输入/串行输出移位寄存器 9.3 串行输入/并行输出移位寄存器 9.4 并行输入/串行输出移位寄存器 9.5 并行输入/并行输出移位寄存器 9.6 双向移位寄存器 9.7 移位寄存器计数器 电地暖 基本移位寄存器的功能 移位寄存器由若干触发器排列组成，移位寄存器没有特定的状态时序，一般来说，寄存器仅仅用来存储外部数据源进来的数据，及对这些数据进行移位。 移位寄存器可以由一个或者多个用以存储和移位数据的触发器组成。 基本移位寄存器的功能 移位寄存器是一个具有两种基本功能的数字电路，即数据存储和数据移动。 寄存器的存储容量是它可以包含的数字数据的总位数（1和0）。移位寄存器中的每一级（触发器）都表示存储容量中的一个位，所以存储器的级数决定了它的存储容量。 基本移位寄存器的功能 图9.1 触发器作为存储元件 存储1 存储0 当D上出现1 时，在时钟（CLK）的触发沿到来时Q变为1，如果已经在置位状态，则保持为1 当D上出现0 时，在时钟（CLK）的触发沿到来时Q变为0，如果已经在复位状态，则保持为0 基本移位寄存器的功能 图9.2 移位寄存器的基本数据移动 数据进 (a)串行输入/右移/串行输出 数据进 数据进 数据进 数据进 数据出 数据出 数据出 数据出 数据出 (b)串行输入/左移/串行输出 (c)并行输入/串行输出 (d)串行输入/并行输出 (e)并行输入/并行输出 (f)循环右移 (g)循环左移 串行输入/串行输出移位寄存器 串行输入/串行输出移位寄存器串行接收数据，即一条线上一次接收一个位。 对于串行数据来说，一次传递一个位。一次输出一个位。 串行输入/串行输出移位寄存器 串行数据输入 串行数据输出 串行数据的反码输出 串行输入/串行输出移位寄存器 数据输入 寄存器初始清零 第一个数据位=0 第二个数据位=1 第三个数据位=0 第四个数据位=1 CLK1 以后 CLK2以后 CLK3以后 4位数据全部存储到寄存器上 图9.4 4个位(1010) 串行进入寄存器 串行输入/串行输出移位寄存器 第一个数据位 第二个数据位 第三个数据位 第四个数据位 CLK5以后 CLK6以后 CLK4 以后，寄存器包含1010 CLK8 以后，寄存器清零 CLK7 以后 图9.5 4个位(1010) 串行输出寄存器，然后全部用零代替 串行输入/串行输出移位寄存器 例9.1 对于指定的数据输入和时钟波形，给出下图中的5位寄存器的状态。假设寄存器初始时被清零（全0）。 数据输入 数据输入 数据输出 第五个时钟脉冲后的数据位存储 串行输入/串行输出移位寄存器 8位串行输入/串行输出 移位寄存器的逻辑符号 数据输入 串行输入/并行输出移位寄存器 串行输入/并行输出中，数据仍然是一位一位输入，以并行的方式输出寄存器。数据从每级寄存器的输出获得。 一旦数据被存储后，每个位都出现在它各自的输出线上，并且所有的位同时获得。 串行输入/并行输出移位寄存器 串行输入/并行输出 数据输入 数据输入 串行输入/并行输出移位寄存器 例9.2 对于下图中的数据输入和时钟波形，给出此4位寄存器（SRG4）的状态。寄存器初始时全为1。 数据输入 串行输入/并行输出移位寄存器 74HC164 8位串行输入/并行输出移位寄存器 (b) 逻辑符号 (a) 逻辑图 串行输入 相当于D触发器 AB相与为串行输入数据 串行输入/并行输出移位寄存器 74HC164 8位串行输入/并行输出移位寄存器时序图 串行输入 输出 清零 清零 串行输入/并行输出移位寄存器 74HC164 8位串行输入/并行输出移位寄存器功能表 输入 输出 清零 时钟 并行输入/串行输出移位寄存器 并行输入/串行输出移位寄存器，数据位同时进入并行线上相应的级，而不是像串行数据输入那样在