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基于FPGA的数字系统设计
大作业
学号：
姓名： 邢武天
班级： 130914
题目一：设计Parwan 的control section 内部状态机s1\s2\..\s9\,并给出功能仿真？
题目二：利用分层结构设计ParwanCPU,并给出功能仿真? （利用在实验课中所给出的TESTBENCH）
实验原理图
Control Section Structure：s1…s9（如下图所示）
Inputs and outputs of PARWAN control sections:
–Applied to, categories, signal name, functions
实验过程
1.1 创建工程
（1） 打开ISE13.x软件.选择File-New Project在弹出的对话框中输入工程名和路径。
（2） 单击下一步选择所使用的芯片。Spartan3E开发板的芯片型号为Spartan3E XC3S500E芯片.FG320封装。
（3） 单击Next.进入工程信息页面.确认无误后.点击Finish完成工程的创建。
1.2 测试文件
(1) 选择菜单栏中的Project-New Source。
(2) 在Select Source Type窗口中.选择左侧的VHDL Test Bench,在右侧File Name栏中输入文件名par_control_unit_tb
(3) 单击Next按钮.选择关联文件。
1.3 实验截图
实验代码
在实现过程中.除了定义CPU的信号接口外.还设置了一个输出类型的接口.名字叫present_state_value,主要是用来在调试或仿真的过程中输出CPU所处的状态.便于调试分析。
整个状态机的实现过程主要使用了case … IS … when 逻辑结构。用了present_state 和next_state两个状态变量。详细的实现代码如下所示：
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE work.synthesis_utilities.ALL;
--
ENTITY par_control_unit IS
PORT (clk : IN std_logic;
-- register control signals:
load_ac, zero_ac,
load_ir,
increment_pc, load_page_pc, load_offset_pc, reset_pc,
load_page_mar, load_offset_mar,
load_sr, cm_carry_sr,
-- bus connection control signals:
pc_on_mar_page_bus, ir_on_mar_page_bus,
pc_on_mar_offset_bus, dbus_on_mar_offset_bus,
pc_offset_on_dbus, obus_on_dbus, databus_on_dbus,
mar_on_adbus,
dbus_on_databus,
-- logic unit function control outputs:
arith_shift_left, arith_shift_right : OUT std_logic;
alu_and,alu_not,alu_a,alu_add,alu_b,alu_sub: out std_logic;
-- inputs from the data section:
ir_lines : IN std_logic_vector (7 DOWNTO 0);
status : IN std_logic_vector (3 DOWNTO 0);
-- memory control and other external signals:
read_mem, write_mem : OUT std_logic; interrupt : IN std_logic;
--test
present_state_value: out std_logic_vector (3 DOWNTO 0)
);
END par_c
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